Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH0137062B2 - - Google Patents
[go: Go Back, main page]

JPH0137062B2 - - Google Patents

Info

Publication number
JPH0137062B2
JPH0137062B2 JP58218711A JP21871183A JPH0137062B2 JP H0137062 B2 JPH0137062 B2 JP H0137062B2 JP 58218711 A JP58218711 A JP 58218711A JP 21871183 A JP21871183 A JP 21871183A JP H0137062 B2 JPH0137062 B2 JP H0137062B2
Authority
JP
Japan
Prior art keywords
voltage
block
current
matrix circuit
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58218711A
Other languages
Japanese (ja)
Other versions
JPS60112361A (en
Inventor
Katsumi Nakagawa
Katsunori Hatanaka
Shinichi Kyofuji
Yasuo Kuroda
Toshuki Komatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP58218711A priority Critical patent/JPS60112361A/en
Priority to DE19843442605 priority patent/DE3442605A1/en
Priority to GB08429542A priority patent/GB2151874B/en
Publication of JPS60112361A publication Critical patent/JPS60112361A/en
Publication of JPH0137062B2 publication Critical patent/JPH0137062B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2085Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/04Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
    • H04N1/19Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
    • H04N1/191Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays the array comprising a one-dimensional [1D] array
    • H04N1/192Simultaneously or substantially simultaneously scanning picture elements on one main scanning line
    • H04N1/193Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays
    • H04N1/1931Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays with scanning elements electrically interconnected in groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Facsimile Heads (AREA)
  • Facsimile Scanning Arrangements (AREA)
  • Electronic Switches (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【発明の詳細な説明】 [技術分野] 本発明は薄膜半導体を用いたマトリクス回路駆
動方法に係り、特に読取りあるいは表示デバイス
におけるマトリクス回路駆動方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a method for driving a matrix circuit using a thin film semiconductor, and particularly to a method for driving a matrix circuit in a reading or display device.

[従来技術] 近年、フアクシミリ用の長尺イメージ・センサ
や2次元の液晶デイスプレイ等に、水素化非晶質
シリコン(a−Si:H)や硫化カドミウム−セレ
ン化カドミウム(CdS−CdSe)焼結体等の薄膜
半導体が用いられ注目を集めている。
[Prior art] In recent years, hydrogenated amorphous silicon (a-Si:H) and sintered cadmium sulfide-cadmium selenide (CdS-CdSe) have been used for long image sensors for facsimiles, two-dimensional liquid crystal displays, etc. Thin film semiconductors are being used in bodies, etc., and are attracting attention.

薄膜半導体は、必要ならば透明な基板上にグロ
ー放電、反応性スパツタリング、蒸着等の方法に
よつて容易に堆積させることができ、さらに、通
常のフオトリソグラフイー工程によつて、フオト
ダイオード、光導電型フオトセンサ、電界効果型
トランジスタ等のアレイに加工することができ
る。そのために、従来の結晶半導体では実現でき
なかつた長尺、大面積の読取り、表示デバイスを
安価に作製できるという特徴を有している。
Thin film semiconductors can be easily deposited on transparent substrates by methods such as glow discharge, reactive sputtering, and evaporation, if desired, and can also be fabricated by conventional photolithography processes into photodiodes, photodiodes, and photodiodes. It can be processed into arrays such as conductive photo sensors and field effect transistors. Therefore, it has the feature that it is possible to manufacture long and large-area reading and display devices at low cost, which was not possible with conventional crystalline semiconductors.

読取り、表示デバイスには、回路の簡単化、2
次元化を目的として、通常、マトリクス回路が用
いられている。そこで、以下、長尺イメージ・セ
ンサを一例として取り上げ、そのマトリクス回路
について説明する。
For reading and display devices, circuit simplification, 2
For the purpose of dimensionalization, matrix circuits are usually used. Therefore, hereinafter, a long image sensor will be taken as an example, and its matrix circuit will be explained.

第1図および第2図は、長尺イメージ・センサ
のマトリクス回路図である。両図とも、薄膜半導
体の単位素子eがn個(ただし、図面ではn=
4)接続されて1ブロツクを構成し、そのブロツ
クがm個接続されてアレイを構成している。以下
説明の都合上、単位素子をeijと記し、サフイツ
クスiをブロツク番号、サフイツクスjをその単
位素子が属するブロツク内での順番とする。した
がつて1≦i≦m、1≦j≦nである。
1 and 2 are matrix circuit diagrams of a long image sensor. In both figures, there are n unit elements e of thin film semiconductors (however, in the drawings, n=
4) They are connected to form one block, and m blocks are connected to form an array. For convenience of explanation, the unit element will be referred to as eij, the suffix i will be the block number, and the suffix j will be the order within the block to which the unit element belongs. Therefore, 1≦i≦m and 1≦j≦n.

第1図において、単位素子の一方の端子は、各
ブロツク毎に共通に接続され、他方の端子は各ブ
ロツクにおける同一サフイツクスjを有する単位
素子毎(ei1〜ei4;1≦i≦4)にライン11〜l4
接続されている。ラインl1〜l4は、各々スイツチ
1〜4のスイツチ・アレイに接続され、スイツチ
1〜4の動作によつて接地されたり、アンプ5の
入力端子に接続されたりする。
In FIG. 1, one terminal of the unit element is commonly connected to each block, and the other terminal is connected to each unit element having the same suffix j in each block (ei 1 to ei 4 ; 1≦i≦4). Connected to line 1 1 ~ L 4 . Lines l 1 -l 4 are each connected to a switch array of switches 1 - 4 and are connected to ground or to the input terminal of amplifier 5 depending on the operation of switches 1 - 4 .

各単位素子eijには、ブロツク毎に電圧Vi(iは
ブロツク番号;1≦i≦m)が印加され、電圧
Viが印加された時にそのブロツクの単位素子ei1
〜ei4は能動状態となる。ここでは、イメージ・
センサを例に取つているから、能動状態となつた
単位素子ei1〜ei4には、入射光の強度に対応した
電流が流れ、その電流がスイツチ・アレイの動作
によつて順にアンプ5へ入力して増幅される。さ
らに、電圧V1〜Vmは、第3図のタイミング・チ
ヤートで示されるように順次印加されて行くため
に、すべての単位素子eを流れる入射光強度に対
応した電流が順次アンプ5へ入力することとな
る。
A voltage Vi (i is the block number; 1≦i≦m) is applied to each unit element eij for each block.
When Vi is applied, the unit element ei 1 of the block
~ei 4 becomes active. Here, the image
Since we are taking a sensor as an example, a current corresponding to the intensity of the incident light flows through the unit elements ei 1 to ei 4 that have become active, and this current is sequentially sent to the amplifier 5 by the operation of the switch array. input and amplified. Furthermore, since the voltages V 1 to Vm are sequentially applied as shown in the timing chart of FIG. 3, currents corresponding to the intensity of incident light flowing through all unit elements e are sequentially input to the amplifier 5. It happens.

一方、第2図におけるマトリクス回路では、ラ
インl1〜l4は、各々アンプ6〜9の入力端子に接
続され、アンプ6〜9の各出力端子はシフトレジ
スタ10の各割当領域の入力端子に接続されてい
る。シフトレジスタ10は、図示されていないシ
フトパルスを入力する毎に格納されている内容を
順次時系列信号として出力する。電圧V1〜Vmは
第3図に示されるように印加されるから、第1図
におけるマトリクス回路と同様に、第2図におけ
るマトリクス回路によつても、入射光強度に対応
した電流がすべての単位素子eのアレイにわたつ
て順次得られることとなる。
On the other hand, in the matrix circuit shown in FIG . It is connected. The shift register 10 sequentially outputs stored contents as a time-series signal every time a shift pulse (not shown) is input. Since the voltages V 1 to Vm are applied as shown in FIG. 3, in the matrix circuit in FIG. 2 as well as in the matrix circuit in FIG. 1, the current corresponding to the incident light intensity is This is obtained sequentially over the array of unit elements e.

ところで、単位素子eijのアレイ全体の動作が
Ta秒で終了するためには、各単位素子eijは、電
圧Viの印加後、計算上は遅くともTa/m秒後に
正常動作状態になる必要がある。たとえば、Ta
=10msec、m=64とすると、Ta/m=156μsec
である。しかし、計算上では156μsecの余裕があ
るが、実際は種々の制約のために50μsec程度の余
裕しかとることができない。
By the way, the operation of the entire array of unit elements eij is
In order to complete the process in Ta seconds, each unit element eij needs to be in a normal operating state after Ta/m seconds at the latest after the voltage Vi is applied. For example, Ta
= 10 msec, m = 64, Ta/m = 156 μsec
It is. However, although there is a margin of 156 μsec in calculations, in reality, due to various constraints, the margin is only about 50 μsec.

第4図は、単位素子eijとして、n+層で電極の
オーミツク・コンタクトを取つたギヤツプ長10μ
mのコプラナー型光導電型フオトセンサを用い
て、電圧10Vを印加した直後の電流の時間変化を
示したグラフである。横軸に時間(μsec)、縦軸
に電流(A)をとつてある。
Figure 4 shows a unit element eij with a gap length of 10μ with ohmic contact between the electrodes in the n + layer.
2 is a graph showing a change in current over time immediately after applying a voltage of 10 V using a coplanar type photoconductive photo sensor of M. The horizontal axis shows time (μsec) and the vertical axis shows current (A).

第4図aは照度100(lx)の場合、第4図bは10
(lx)の場合、そして第4図cはダーク(dark)
状態の場合を各々示している。
Figure 4 a shows illuminance of 100 (lx), Figure 4 b shows illuminance of 10
(lx), and Figure 4 c is dark.
Each case of the state is shown.

これらのグラフから明らかなように、電圧10
Vが印加された直後は大きな電流が流れるが、約
200μsec経過後は定常状態となつている。しかし、
10(lx)の場合{第4図b}とダーク状態の場合
{第4図c}は、特に電圧印加直後の電流が定常
状態の電流に比べて著しく大きい。そのために、
定常状態においては100(lx)の場合の電流は10
(lx)の場合の電流の約5倍であるのに対して、
電圧印加直後の状態では2.3倍でしかなく、光強
度の区別がつきにくくなつていることがわかる。
すなわち、従来方式のイメージ・センサでは原稿
の読取りの際に誤動作が生じやすいわけである。
As is clear from these graphs, the voltage 10
A large current flows immediately after V is applied, but about
After 200μsec has passed, it is in a steady state. but,
In the case of 10 (lx) {Fig. 4b} and in the dark state {Fig. 4c}, the current immediately after voltage application is particularly large compared to the current in the steady state. for that,
In steady state, the current at 100 (lx) is 10
(lx), whereas it is about 5 times the current in the case of (lx).
Immediately after voltage application, it is only 2.3 times as large, indicating that it is becoming difficult to distinguish between light intensities.
In other words, conventional image sensors tend to malfunction when reading documents.

このような問題を解決する方法として、単位素
子eijのアレイ全体の動作時間Taを長くするか、
あるいはブロツク内の単位素子数nを大きくして
第1図においてはスイツチ1〜4の個数を増大さ
せ、第2図においてはアンプ6〜9の個数を増大
させる、という方法が考えられる。
To solve this problem, either increase the operation time Ta of the entire array of unit elements eij, or
Alternatively, a method can be considered in which the number n of unit elements in a block is increased to increase the number of switches 1 to 4 in FIG. 1 and the number of amplifiers 6 to 9 in FIG. 2.

しかしながら、これらの方法はデバイスとして
の性能を低下させる上に、コストを上昇させるた
めに、解決方法としては上等ではない。
However, these methods degrade device performance and increase cost, so they are not ideal solutions.

[発明の目的] 本発明は上記従来の問題点に鑑みなされたもの
であり、その目的とするところは誤動作が生じに
くく、かつ高速で低コストのマトリクス回路を実
現できるマトリクス回路駆動方法を提供すること
にある。
[Object of the Invention] The present invention has been made in view of the above-mentioned conventional problems, and its purpose is to provide a matrix circuit driving method that is less likely to cause malfunctions and can realize a high-speed, low-cost matrix circuit. There is a particular thing.

[発明の要旨] 上記目的を達成するために、本発明によりマト
リクス回路駆動方法は電圧を印加することで能動
状態となる薄膜半導体の単位素子が複数接続され
各単位素子に同時に電圧が印加されるように構成
されたブロツクを複数有し、該複数ブロツクに順
次電圧を印加することで前記複数の単位素子をブ
ロツク毎に順次能動状態にするとともに、前記各
ブロツクが電圧の印加によつて能動状態となる各
期間の間に、どのブロツクも能動状態とならない
期間を設けてなるマトリクス回路駆動方法におい
て、 前記複数ブロツクの中の任意の1ブロツクを能
動状態にするための電圧を印加する時点以前の期
間で、かつ前記1ブロツク以外のブロツクを能動
状態にするための電圧が印加されていない期間
に、前記1ブロツクに電圧を印加することを特徴
とする。
[Summary of the Invention] In order to achieve the above object, the present invention provides a matrix circuit driving method in which a plurality of thin film semiconductor unit elements that become active by applying a voltage are connected, and a voltage is simultaneously applied to each unit element. The present invention has a plurality of blocks configured as shown in FIG. In a matrix circuit driving method in which a period in which no block is in an active state is provided between each period in which a voltage is applied to make any one of the blocks active, The present invention is characterized in that a voltage is applied to the one block during a period in which a voltage for activating blocks other than the one block is not applied.

[発明の実施例] 本発明の実施例を説明する前に、まず本発明に
よるマトリクス回路駆動方法がいかにして可能
か、という理論的根拠の説明を行なう。
[Embodiments of the Invention] Before describing embodiments of the present invention, the theoretical basis of how the matrix circuit driving method according to the present invention is possible will be explained first.

第5図は、薄膜半導体の単位素子に繰返しパル
ス電圧(この場合は、電圧10V、パルスデユーテ
イ50%)を印加した時、パルス立上り後50μsecの
時点での電流Ipのパルス周波数依存性を測定した
グラフである。曲線11が照度100(lx)の場合、
曲線12が10(lx)の場合を各々表現している。
Figure 5 is a graph showing the pulse frequency dependence of current Ip at 50 μsec after the pulse rises when a repeated pulse voltage (in this case, voltage 10 V, pulse duty 50%) is applied to a unit element of a thin film semiconductor. It is. When curve 11 has an illuminance of 100 (lx),
Each curve 12 represents the case of 10 (lx).

このグラフからもわかるように、100(lx)の場
合も10(lx)の場合も、ともに繰返しパルスの周
波数が高くなるに従つて電流Ipは減少する傾向に
あり、特に10(lx)の場合は減少が著しくなつて
いる。そのために、周波数の高い領域では、100
(lx)の場合の電流Ipは10(lx)の場合の電流Ipの
約4.3倍になり、定常状態の場合(約5倍)に近
くなつている。この現象を以下理論的に検討す
る。
As can be seen from this graph, in both cases of 100 (lx) and 10 (lx), as the frequency of the repetitive pulse increases, the current Ip tends to decrease, especially in the case of 10 (lx). The decline has become significant. Therefore, in the high frequency region, 100
The current Ip in the case of (lx) is approximately 4.3 times the current Ip in the case of 10 (lx), which is close to the steady state case (approximately 5 times). This phenomenon will be discussed theoretically below.

比較的抵抗の高い半導体に電極をつけて強い電
界を印加すると、一般に、電極からキヤリヤ(た
とえば、電子)が注入され、半導体内部に空間電
荷が形成される。半導体を流れる電流は、この空
間電荷によつて決定され、このような電流は空間
電荷制限電流(Space Charge Limited
Current;以下SCLCと記す)と呼ばれる。定常
状態において、SCLの大きさIは次式で与えられ
る。
When an electrode is attached to a relatively high-resistance semiconductor and a strong electric field is applied, carriers (eg, electrons) are generally injected from the electrode, forming a space charge inside the semiconductor. The current flowing through a semiconductor is determined by this space charge, and such current is called a space charge limited current (Space Charge Limited Current).
Current (hereinafter referred to as SCLC). In steady state, the magnitude I of SCL is given by the following equation.

I=KV2θμ/4πL3×10[A/cm2] ………(1) ただし、Kは誘電率、Vは印加電圧、μは半導
体の移動度、Lは電極間距離、そしてθは半導体
の伝導帯でのキヤリア濃度Ncと、そのキヤリヤ
が再結合センタとならない浅いトラツプ準位にお
けるキヤリヤ濃度tとの比(Nc/Nt)である。
I=KV 2 θμ/4πL 3 ×10 [A/cm 2 ] ………(1) However, K is the dielectric constant, V is the applied voltage, μ is the mobility of the semiconductor, L is the distance between the electrodes, and θ is It is the ratio (Nc/Nt) between the carrier concentration Nc in the conduction band of a semiconductor and the carrier concentration t in the shallow trap level where the carriers do not serve as recombination centers.

しかし、半導体に電界が印加された直後の状態
は定常状態ではなく、電極から注入されたキヤリ
ヤは、ほとんどトラツプ準位に落ちていない。第
6図aにはこの初期状態が模式的に示されてい
る。
However, the state immediately after an electric field is applied to the semiconductor is not a steady state, and the carriers injected from the electrodes hardly fall to the trap level. This initial state is schematically shown in FIG. 6a.

同図において、半導体13の両端、すなわちプラ
ス電極側14とマイナス電極側15には電圧が印
加されたばかりであり、ブラス電極側14にはホ
ール18が多数発生している。半導体13の中に
は浅いトラツプ準位16が存在しているが、マイ
ナス電極側15から注入された電子17は、この
初期状態ではまだ浅いトラツプ準位16に落てい
ない。
In the figure, a voltage has just been applied to both ends of the semiconductor 13, that is, the positive electrode side 14 and the negative electrode side 15, and a large number of holes 18 are generated on the brass electrode side 14. Although a shallow trap level 16 exists in the semiconductor 13, the electrons 17 injected from the negative electrode side 15 have not yet fallen into the shallow trap level 16 in this initial state.

このような初期状態では、NcはNtに比べて十
分に大きいためにθの値が大きくなり、したがつ
てSCLCも大きくなる。
In such an initial state, Nc is sufficiently larger than Nt, so the value of θ becomes large, and therefore SCLC also becomes large.

しかし、時間の経過に従つて、電子17とホー
ル18との結合による消滅および電極からの供給
が平衡状態に近づくとともに、電子17が浅いト
ラツプ準位16に落ち込んだり(状態19)、あ
るいは浅いトラツプ準位16から再び伝導帯へ励
起したりして伝導帯とトラツプ準位16との間で
電子濃度が平衡状態となつてくる。そのために、
θの値は初期状態の時に比べて小さい一定の値に
近づき、それに伴いSCLCも初期の値よりも小さ
く、かつ一定値に近づく。この考え方によつて、
第4図における各グラフがいずれも初期に大きな
電流値を示し、その後次第に定常値に落着く現象
が一応説明されうる。
However, as time passes, the annihilation due to the coupling between the electrons 17 and the holes 18 and the supply from the electrodes approach an equilibrium state, and the electrons 17 fall into the shallow trap level 16 (state 19), or the electrons 17 fall into the shallow trap level 16 (state 19), or The electrons are excited from the level 16 to the conduction band again, and the electron concentration becomes balanced between the conduction band and the trap level 16. for that,
The value of θ approaches a constant value that is smaller than that in the initial state, and accordingly, SCLC is also smaller than the initial value and approaches a constant value. With this way of thinking,
The phenomenon in which each of the graphs in FIG. 4 shows a large current value initially and then gradually settles down to a steady value can be explained.

第4図aおよび第4図bの場合、すなわち半導
体に光が照射されている場合は、事情が複雑とな
るが、ほぼ次式で表現される。
In the case of FIGS. 4a and 4b, that is, when the semiconductor is irradiated with light, the situation becomes complicated, but it can be approximately expressed by the following equation.

I=qμNc(F)V/L+KV2θμ/4πL3 ………(2) ここで、qは電荷、Nc(F)は電界が印加されて
いない状態における入射光強度Fに対応する伝導
帯の電子濃度である。
I=qμNc(F)V/L+KV 2 θμ/4πL 3 ………(2) Here, q is the electric charge, and Nc(F) is the conduction band value corresponding to the incident light intensity F in the state where no electric field is applied. It is the electron concentration.

式(2)における第1項は入射光強度Fに依存して
変化する電流を表わし、第2項はSCLCを表わし
ている。すなわち、第4図aとbの各グラフにお
ける定常状態での電流値の差は第1項による電流
の差が反映している。
The first term in equation (2) represents a current that changes depending on the incident light intensity F, and the second term represents SCLC. That is, the difference in current value in the steady state in each graph of FIG. 4a and b reflects the difference in current due to the first term.

しかし、すでに述べたように電圧印加直後の初
期状態では、第2項が十分に大きくなるために、
第1項の入射光強度Fの差による電流値の差は反
映されにくくなる。言い換えれば、電圧印加直後
は電流の光強度依存性が小さくなると考えること
ができる。このことが結果的に、従来方式のイメ
ージ・センサ等の誤動作を惹起していたわけであ
る。
However, as already mentioned, in the initial state immediately after voltage application, the second term becomes sufficiently large, so
The difference in current value due to the difference in the incident light intensity F in the first term is less likely to be reflected. In other words, it can be considered that the dependence of the current on light intensity becomes smaller immediately after voltage application. This resulted in malfunctions of conventional image sensors and the like.

ところで、第5図に示されるように、繰返しパ
ルス電圧が印加されている場合、電圧印加後
50μsecでの電荷Ipはパルス周波数に依存して低下
し、特にある程度高い周波数領域では、電流Ipの
光強度依存性が高くなる、という現象がみられ
る。この現象は、上記の考え方から次のように理
解することができる。
By the way, as shown in Fig. 5, when a pulse voltage is applied repeatedly, the
The electric charge Ip at 50 μsec decreases depending on the pulse frequency, and a phenomenon is observed in which the dependence of the current Ip on light intensity increases, especially in a certain high frequency range. This phenomenon can be understood from the above idea as follows.

すなわち、ある程度高い周波数の繰返しパルス
電圧が印加されると、浅いトラツプ準位から電子
の抜け出す余裕がないために、電子は浅いトラツ
プ準位に常に存在するようになる。そのために、
式(2)の第2項のθが初期状態で十分に大きくなら
ず、その分電流Ipが減少するとともに、第1項の
電流が電流Ipに大きく反映するわけである。すな
わち、光強度Fの差が電流Ipに十分反映すること
になる。
That is, when a repetitive pulse voltage of a certain high frequency is applied, there is no room for electrons to escape from the shallow trap level, so that the electrons always remain in the shallow trap level. for that,
θ in the second term of equation (2) is not sufficiently large in the initial state, and the current Ip decreases accordingly, and the current in the first term is largely reflected in the current Ip. That is, the difference in light intensity F is sufficiently reflected in the current Ip.

なお、以上説明したような電圧印加後の電流過
渡応答の特徴は、浅いトラツプ準位が多く存在す
ることが知られている薄膜半導体において顕著で
あると考えられる。
Note that the characteristics of the current transient response after voltage application as described above are considered to be remarkable in thin film semiconductors, which are known to have many shallow trap levels.

さて、以上説明した実験結果およびその理論的
考察に基づいて、再び第1図および第2図に示さ
れるマトリクス回路に話を戻す。
Now, based on the experimental results and theoretical considerations explained above, we will return to the matrix circuit shown in FIGS. 1 and 2.

第1図および第2図に示されるマトリクス回路
において、各ブロツクには第3図に示されたタイ
ミングで電圧Viが印加されている。第3図のタ
イミング・チヤートにおいて、各ブロツクが電圧
Viの印加によつて能動状態となる各期間の間に、
どのブロツクも能動状態とならない期間を設ける
ことが可能である。そして、この設けられた期間
に全ブロツクに電圧を印加するならば、任意の1
ブロツクにとつては能動状態となる前に特定の周
期のパルス電圧が印加されたことになる。この電
圧Viのタイミング・チヤートが第7図に示され
ている。
In the matrix circuit shown in FIGS. 1 and 2, a voltage Vi is applied to each block at the timing shown in FIG. In the timing chart shown in Figure 3, each block has a voltage
During each period activated by the application of Vi,
It is possible to provide periods during which no block is active. Then, if voltage is applied to all blocks during this provided period, any one
For the block, a pulse voltage of a specific period is applied before it becomes active. A timing chart of this voltage Vi is shown in FIG.

第7図は、第1図および第2図に示されるマト
リクス回路のブロツク数m=5とした場合の印加
電圧Vi(1≦i≦5)のタイミング・チヤートで
あり、本発明によるマトリクス回路駆動方法の第
1実施例である。
FIG. 7 is a timing chart of the applied voltage Vi (1≦i≦5) when the number of blocks in the matrix circuit shown in FIGS. 1 and 2 is m=5, and is a timing chart for driving the matrix circuit according to the present invention. 1 is a first embodiment of the method;

第4ブロツクに印加される電圧V4を例にとれ
ば、第4ブロツクが能動状態となる期間T4の前
には繰返しパルス電圧が印加されている。これら
繰返しパルス電圧は、第1ブロツクないし第3ブ
ロツクが能動状態となる期間T1ないしT3以外の
期間P1ないしP4に電圧V1ないしV5を印加するこ
とによつて得ることができる。この事情は、むろ
ん第4ブロツクに限らずすべてのブロツクにとつ
て共通である。
Taking the voltage V4 applied to the fourth block as an example, a repeated pulse voltage is applied before the period T4 when the fourth block becomes active. These repetitive pulse voltages can be obtained by applying voltages V 1 to V 5 during periods P 1 to P 4 other than periods T 1 to T 3 during which the first to third blocks are active. . This situation is, of course, common to all blocks, not just the fourth block.

このような電圧Viを印加することで、単位素
子eijの光電流の光強度依存性が高まることは、
すでに説明した。
By applying such a voltage Vi, the dependence of the photocurrent of the unit element eij on the light intensity increases.
Already explained.

しかし実際の動作において、各ブロツクの能動
状態の期間の割合Ti/(Ti+Pi)は大きい方が
望ましい。言い換えれば、繰返しパルスのデユー
テイは小さい方が望ましい。このデユーテイの最
大値はPi/(Ti+Pi)であるが、第8図に示さ
れるように、デユーテイを小さくしても電流Ipの
光強度依存性はあまり低下しないことがわかる。
したがつて、能動状態の割合をほとんど低下させ
ずに特性改善が可能である。ただし第8図に示さ
れたグラフは、横軸に繰返し電圧パルスのデユー
テイをとり、縦軸に100(lx)の時の電流Ip(100)
と10(lx)の時の電流Ip(10)との比[Ip(100)/Ip
(10)]がとられている。
However, in actual operation, it is desirable that the ratio Ti/(Ti+Pi) of the active state period of each block be large. In other words, it is desirable that the duty of the repetitive pulse be small. The maximum value of this duty is Pi/(Ti+Pi), but as shown in FIG. 8, it can be seen that even if the duty is reduced, the light intensity dependence of the current Ip does not decrease much.
Therefore, characteristics can be improved without substantially reducing the active state ratio. However, in the graph shown in Figure 8, the duty of the repetitive voltage pulse is plotted on the horizontal axis, and the current Ip (100) at 100 (lx) is plotted on the vertical axis.
and the current Ip(10) at 10(lx) [Ip(100)/Ip
(10)] is taken.

次に、本発明の一実施例である第7図のタイミ
ング・チヤートを第1図および第2図に適用する
場合の問題点とその解決法とを説明する。
Next, problems and solutions when applying the timing chart of FIG. 7, which is an embodiment of the present invention, to FIGS. 1 and 2 will be explained.

第7図に示されるタイミングで全ブロツク電圧
が印加されると、期間Piにおいてはラインli〜l4
に大きな電流が流れる。この電流がアンプ5ある
いはアンプ6〜9に入力すると、アンプのダイナ
ミツク・レンジを越えてしまう可能性があり、ア
ンプの特性に悪影響を与える。この問題を解決す
るには、第1図におけるマトリクス回路では、全
ブロツクに電圧が印加される期間Piに限りライン
l1〜l4が全て接地されるようにスイツチ1〜4を
動作させればよい。
When all block voltages are applied at the timing shown in FIG. 7, lines li to l 4 in period Pi
A large current flows through the If this current is input to amplifier 5 or amplifiers 6 to 9, there is a possibility that the dynamic range of the amplifier will be exceeded, and the characteristics of the amplifier will be adversely affected. To solve this problem, in the matrix circuit shown in Figure 1, the line is
Switches 1 to 4 may be operated so that l 1 to l 4 are all grounded.

また、第2図におけるマトリクス回路では、ア
ンプ6〜9の前段にバイパス回路を設けることで
問題は解決される。
Further, in the matrix circuit shown in FIG. 2, the problem can be solved by providing a bypass circuit before the amplifiers 6 to 9.

第9図には、第2図におけるアンプ6の前段に
シヨツトキー・ダイオード20を接続して、ライ
ンl1の大電流を逃がすバイパス回路の一例が示さ
れている。むろん、他のアンプ7,8,9にも同
様のバイパス回路が設けられる。シヨツトキー・
ダイオード20は、第10図に示されるように、
順方向であつても電圧Vが小さいと電流Iがほと
んど流れず、ある程度電圧Vが高くなると急速に
抵抗が小さくなつて大きな電流Iが流れる、とい
うV−I特性を有している。この特性を利用する
と、たとえば、ラインl1(他のラインl2〜l4でも同
じ)に大きな電流が流れてアンプ6が飽和状態と
なつてもシヨツトキー・ダイオード20の抵抗が
小さくなるためにアンプ6の入力電圧の上昇を防
ぐことができる。また逆に、あるブロツクが能動
状態となつてラインl1の電流が小さくなると、ア
ンプの入力電圧は十分低いのでシヨツトキー・ダ
イオード20は高抵抗状態となつており、ライン
l1の電流はアンプ6へそのまま入力する。
FIG. 9 shows an example of a bypass circuit in which a Schottky diode 20 is connected in front of the amplifier 6 in FIG. 2 to release the large current in line l1 . Of course, the other amplifiers 7, 8, and 9 are also provided with similar bypass circuits. shot key
The diode 20, as shown in FIG.
Even in the forward direction, when the voltage V is small, almost no current I flows, and when the voltage V increases to a certain extent, the resistance rapidly decreases and a large current I flows. By utilizing this characteristic, for example, even if a large current flows through line l 1 (the same applies to the other lines l 2 to l 4 ) and the amplifier 6 becomes saturated, the resistance of the Schottky diode 20 becomes small, so the amplifier 6 can be prevented from increasing the input voltage. Conversely, when a certain block becomes active and the current on line l1 decreases, the input voltage of the amplifier is low enough that the Schottky diode 20 is in a high resistance state, and the line
The current of l1 is input directly to amplifier 6.

以上の説明は、第7図に示されたタイミングで
電圧Viを印加する本発明の第1の実施例であつ
たが、このように全ブロツクに常に繰返し電圧パ
ルスを印加することは必ずしも必要ではない。任
意のあるブロツクが能動状態となる前に、適当回
数kの電圧パルスが印加されていれば、効果は十
分に上がることがわかつている。
The above explanation was about the first embodiment of the present invention in which the voltage Vi is applied at the timing shown in FIG. 7, but it is not necessarily necessary to always repeatedly apply voltage pulses to all blocks in this way. do not have. It has been found that the effect is sufficiently increased if a suitable number k of voltage pulses are applied before any given block becomes active.

第11図は、横軸にパルス数k、縦軸に電流Ip
をとり、パルス数kと電流Ipとの関係を示すグラ
フである。曲線21は100(lx)の場合、曲線22
は10(lx)の場合を各々示している。このグラフ
に示されるように、あらかじめ印加する電圧パル
スのパルス数kが10であつても5であつても、
100(lx)の場合の電流Ip(100)と10(lx)の場合
の電流Ip(10)との比[Ip(100)/Ip(10)]は十分大き
な値になることがわかる。
In Figure 11, the horizontal axis is the number of pulses k, and the vertical axis is the current Ip.
This is a graph showing the relationship between the number of pulses k and the current Ip. When curve 21 is 100 (lx), curve 22
shows the case of 10 (lx). As shown in this graph, whether the number k of voltage pulses applied in advance is 10 or 5,
It can be seen that the ratio [Ip(100)/Ip(10)] between the current Ip(100) in the case of 100(lx) and the current Ip(10) in the case of 10(lx) is a sufficiently large value.

以下、第1図および第2図に概略的に示された
マトリクス回路の具体例を示し、それら具体例を
用いて第7図に示された本発明によるマトリクス
回路駆動方法の第1実施例をさらに詳細に説明す
る。
Hereinafter, specific examples of the matrix circuit schematically shown in FIGS. 1 and 2 will be shown, and using these specific examples, a first embodiment of the matrix circuit driving method according to the present invention shown in FIG. 7 will be explained. This will be explained in more detail.

第12図に示された回路図は、第1図に示され
たマトリクス回路の具体例である。ただし、第1
2図においては、薄膜半導体の単位素子eijは32
個で1ブロツクを形成し、そのブロツクが64個接
続されてマトリクス部23を構成している。した
がつて、この場合m=64、n=32である。
The circuit diagram shown in FIG. 12 is a specific example of the matrix circuit shown in FIG. However, the first
In Figure 2, the unit element eij of the thin film semiconductor is 32
Each block forms one block, and 64 blocks are connected to form the matrix section 23. Therefore, in this case m=64 and n=32.

マトリクス部23は次の工程で作製される。先
ず、グロー放電装置内に洗浄されたガラス基板
(コーニング社製、7059ガラス)をアノードに設
置した後、装置内を真空度10-6Torrにした。次
に、高純度モノシランガス(SiH4)を10SCCM
(Standard c.c./min)の流量で、また、高純度
水素ガス(H2)で10ppmに希釈されたフオスフ
インガス(PH3)で5SCCMの流量に装置内に流入
させた。この時、装置内の圧力は0.1Torrに保た
れた。次に、平行板型電極間に周波数1356MHzの
高周波を印加し、グロー放電を起した。そして、
ガラス基板上にa−Si層を約7000Å堆積させた。
この時、ガラス基板は200℃に保つておいた。引
き続いて、SiH4を2SCCMの流量で、又、高純度
水素ガス(H2)で1000ppmに希釈されたPH3
スを10SCCMの流量で装置内に流入させ、同様に
グロー放電させることで前記a−Si層上に低抵抗
のn+層を約1000Å堆積させた。
The matrix portion 23 is manufactured in the next step. First, a cleaned glass substrate (manufactured by Corning, 7059 glass) was placed on the anode in a glow discharge device, and then the vacuum inside the device was set to 10 −6 Torr. Next, add 10SCCM of high purity monosilane gas (SiH 4 )
(Standard cc/min) and phosphine gas (PH 3 ) diluted to 10 ppm with high purity hydrogen gas (H 2 ) was flowed into the apparatus at a flow rate of 5 SCCM. At this time, the pressure inside the device was maintained at 0.1 Torr. Next, a high frequency of 1356 MHz was applied between the parallel plate electrodes to generate a glow discharge. and,
An a-Si layer of about 7000 Å was deposited on a glass substrate.
At this time, the glass substrate was kept at 200°C. Subsequently, SiH 4 was flowed into the device at a flow rate of 2 SCCM, and PH 3 gas diluted to 1000 ppm with high-purity hydrogen gas (H 2 ) was flowed into the device at a flow rate of 10 SCCM, and glow discharge was performed in the same manner. A low-resistance n + layer of about 1000 Å was deposited on the -Si layer.

更に、上記n+層上にAlを約2000Å真空蒸着法
により蒸着した後、通常のフオトリソグラフイー
技術を用いて電極および下層の配線となる部分以
外のAl蒸着層が除去された。
Further, Al was deposited to a thickness of about 2000 Å on the n + layer by vacuum evaporation, and then the Al deposited layer except for the portions that would become the electrodes and underlying wiring was removed using a normal photolithography technique.

次いで、露出したn+層がAlパターンをマスク
としてドライエツチング法によつて取り除かれ単
位素子eijが完成する。
Next, the exposed n + layer is removed by dry etching using the Al pattern as a mask to complete the unit device eij.

つづいて、単位素子eijをマトリクス状に配線
する。まず、ポリイミド樹脂(商品名PIQ=ポリ
イミドイソインドロキナゾリンジオン)を塗布し
ベーキングした後、フオトリソグラフイー工程に
よつて上層配線との導通をとるためのコンタクト
ホールを開けた。そして真空蒸着法によつてアル
ミニウムAlを約5000Å蒸着し、再びフオトリソ
グラフイー工程によつて上層配線を形成した。
Next, unit elements eij are wired in a matrix. First, polyimide resin (trade name: PIQ = polyimide isoindoquinazolinedione) was applied and baked, and then a contact hole was made to establish electrical connection with the upper layer wiring using a photolithography process. Aluminum Al was then deposited to a thickness of about 5000 Å using a vacuum evaporation method, and upper layer wiring was formed again using a photolithography process.

以上の工程によつて形成されたマトリクス部2
3は、印加電圧Viを供給する共通電極側駆動部
24(以下、共通部24と記す)と、単位素子
eijの光電流を入力し時系列信号として出力する
個別電極側駆動部25(以下、個別部25と記
す)とに各々接続されている。
Matrix part 2 formed by the above steps
3 is a common electrode side drive section 24 (hereinafter referred to as common section 24) that supplies an applied voltage Vi, and a unit element.
They are each connected to an individual electrode side drive section 25 (hereinafter referred to as an individual section 25) which inputs the photocurrent of eij and outputs it as a time-series signal.

共通部24は次のように構成される。シフトレ
ジスタ26(ここでは64ビツト)の並列出力端子
は、インバータINi(1≦i≦64、以下同じ)の
入力端子およびトランジスタTRi1のゲート端子
にそれぞれ接続され、インバータINiの出力端子
はトランジスタTRi0のゲート端子に接続されて
いる。また、DC電源27のプラス端子はトラン
ジスタTRi1のソース端子(またはドレイン端子)
に接続され、マイナス端子は接地され、かつトラ
ンジスタTRi0のドレイン端子(またはソース端
子)に接続されている。トランジスタTRi1のド
レイン端子(またはソース端子)とトランジスタ
TRi0のソース端子(またはドレイン端子)はと
もに、マトリクス部23の単位素子eijの共通端
子に接続されて印加電圧Viを供給する。
The common section 24 is configured as follows. The parallel output terminals of the shift register 26 (here, 64 bits) are connected to the input terminal of the inverter INi (1≦i≦64, the same applies hereinafter) and the gate terminal of the transistor TRi1 , and the output terminal of the inverter INi is connected to the transistor TRi1. Connected to the gate terminal of 0 . Also, the positive terminal of the DC power supply 27 is the source terminal (or drain terminal) of the transistor TRi 1 .
The negative terminal is grounded and connected to the drain terminal (or source terminal) of the transistor TRi 0 . The drain terminal (or source terminal) of transistor TRi 1 and the transistor
Both source terminals (or drain terminals) of TRi 0 are connected to a common terminal of unit elements eij of the matrix section 23 to supply an applied voltage Vi.

次に、個別部25の構成を示す。トランジスタ
TRAj0(1≧j≧32、以下同じ)のソース端子
(またはドレイン端子)は、マトリクス部23の
ラインljに各々接続されるとともに、トランジス
タTRAjiソース端子(またはドレイン端子)に
接続されている。シフトレジスタ28(ここでは
32ビツト)の並列出力端子はインバータINjの入
力端子に接続されるとともに、トランジスタ
TRAj1のゲート端子に接続されている。トラン
ジスタTRAj1のドレイン端子(またはソース端
子)はアンプ29の入力端子に接続され、トラン
ジスタTRAj0のドレイン端子(またはソース端
子)は接地されている。
Next, the configuration of the individual section 25 will be shown. transistor
The source terminals (or drain terminals) of TRAj 0 (1≧j≧32, the same applies hereinafter) are connected to the lines lj of the matrix section 23, and are also connected to the source terminals (or drain terminals) of the transistor TRAji. Shift register 28 (here
The parallel output terminal of the 32-bit) is connected to the input terminal of the inverter INj, and the
Connected to the gate terminal of TRAj 1 . The drain terminal (or source terminal) of the transistor TRAj 1 is connected to the input terminal of the amplifier 29, and the drain terminal (or source terminal) of the transistor TRAj 0 is grounded.

このマトリクス回路を本発明による駆動方法で
動作させる場合を次に説明する。
A case in which this matrix circuit is operated by the driving method according to the present invention will be described next.

まず、第7図に示されたタイミングで電圧Vi
を印加するために、第13図に示されるパルス信
号S1を共通部24のシフトレジスタ26に入力
し、50KHzのシフトパルスによつて順次シフトさ
せる。
First, at the timing shown in FIG.
In order to apply the pulse signal S 1 shown in FIG. 13, the pulse signal S 1 shown in FIG. 13 is input to the shift register 26 of the common section 24 and sequentially shifted using a 50 KHz shift pulse.

本実施例では、パルス信号S1の周期Taは5.12
msec、繰返しパルスのパルス幅△Pは20μsec、
そして繰返しパルスの間隔あるいは任意のブロツ
クを能動状態にするための電圧が印加される期間
△Tは60μsecである。
In this example, the period Ta of the pulse signal S1 is 5.12
msec, pulse width △P of repeated pulse is 20μsec,
The interval between repeated pulses or the period during which a voltage is applied to activate an arbitrary block ΔT is 60 μsec.

第12図における第1ブロツク(サフイツクス
i=1)を例にとると、シフトレジスタ26の
R1の内容がハイレベルであれば、トランジスタ
TR11がONになり、DC電源27の電圧Vが印加
電圧V1として第1ブロツクへ供給される。R1
内容がローレベルになると、トランジスタTR11
はOFFとなり、逆にインバータIN1によつてハイ
レベルがトランジスタTR10のゲート端子に印加
される。そのためにトランジスタTR10がONとな
り、第1ブロツクの共通端子は接地されて電圧
V1=0となる。従つて、第13図に示されるパ
ルス信号S1がシフトレジスタ26のR1を通過す
ることで印加電圧V1を同タイミングで変化させ
ることができる。この事情は、時間的な遅れを別
にして、他のブロツクの印加電圧V2〜V64につい
ても同じであるから、パルス信号S1によつて第7
図に示されるようなタイミングで印加電圧Viを
得ることができる。
Taking the first block (suffix i=1) in FIG. 12 as an example, the shift register 26
If the content of R1 is high level, the transistor
TR 11 is turned on, and the voltage V of the DC power supply 27 is supplied to the first block as the applied voltage V1 . When the content of R 1 goes low level, transistor TR 11
is turned off, and conversely, a high level is applied to the gate terminal of the transistor TR10 by the inverter IN1 . Therefore, the transistor TR10 is turned on, and the common terminal of the first block is grounded and the voltage
V 1 =0. Therefore, by passing the pulse signal S 1 shown in FIG. 13 through R 1 of the shift register 26, the applied voltage V 1 can be changed at the same timing. This situation is the same for the applied voltages V 2 to V 64 of the other blocks, apart from the time delay.
The applied voltage Vi can be obtained at the timing shown in the figure.

一方、個別部25は、印加電圧Viが印加され
て印加電圧Viが零になるまでの間に、単位素子
ei1〜ei32の光電流を順次アンプ29へ送出すると
いう動作を行なう。
On the other hand, in the individual section 25, the unit element is
An operation is performed in which the photocurrents ei 1 to ei 32 are sequentially sent to the amplifier 29.

そのために、シフトレジスタ28には第14図
bに示されるパルス信号S2が入力し、1MHzのシ
フトパルスによつてシフトする。ただし、第14
図aは第13図におけるパルス信号S1である。
For this purpose, a pulse signal S2 shown in FIG. 14b is input to the shift register 28, and shifted by a 1 MHz shift pulse. However, the 14th
Figure a is the pulse signal S1 in Figure 13.

本実施例では、パルス信号S1のパルスが立上が
つた時点からパルス信号S2のパルスが立上がるま
での期間△P+△TAは20μsec+28μsec=
48μsec、パルス信号S2のパルス幅△Peは1μsecで
ある。したがつて、パルス信号S2がシフトレジス
タ28のSR1からSR32までシフトする期間△TB
は32μsecである。
In this embodiment, the period △P+△TA from the time when the pulse of pulse signal S1 rises until the pulse of pulse signal S2 rises is 20μsec+28μsec=
The pulse width ΔPe of the pulse signal S2 is 1 μsec. Therefore, the period ΔTB during which the pulse signal S 2 shifts from SR 1 to SR 32 of the shift register 28
is 32μsec.

一例として、第14図aに示されたパルス信号
S1の期間△Tで電圧Viが印加され単位素子ei1
ei32が能動状態になる場合を考える。期間△Tの
始まりから△TA=28μsec経過した時点で、シフ
トレジスタ28のSR1にパルス信号S2が入力しハ
イレベルとなる。そのためにトランジスタ
TRA11がONとなり、単位素子ei1を流れる光電流
がアンプ29へ入力する。以下1MHzのシフトパ
ルスによつてSR2〜SR32へとハイレベルがシフト
し、それに従つて単位素子ei2〜ei32の光電流が順
次アンプ29へ入力して時系列信号S0が得られ
る。その際、電圧Viが繰返しパルスである期間
△Pは、シフトレジスタ28の内容が全てローレ
ベルとなつているために、インバータINVjを介
してトランジスタTRAj0のゲート端子にハイレ
ベルが印加され、トランジスタTRAj0がONとな
つてライン1jは接地される。
As an example, the pulse signal shown in FIG.
Voltage Vi is applied during period △T of S 1 and unit element ei 1 ~
Consider the case where ei 32 becomes active. When ΔTA=28 μsec has elapsed from the start of period ΔT, pulse signal S 2 is input to SR 1 of shift register 28 and becomes high level. Transistor for that
TRA 11 is turned on, and the photocurrent flowing through the unit element ei 1 is input to the amplifier 29. Thereafter, the high level is shifted from SR 2 to SR 32 by a 1 MHz shift pulse, and accordingly, the photocurrents of the unit elements ei 2 to ei 32 are sequentially input to the amplifier 29, and a time series signal S 0 is obtained. . At this time, during the period ΔP during which the voltage Vi is a repetitive pulse, the contents of the shift register 28 are all at a low level, so a high level is applied to the gate terminal of the transistor TRAj 0 via the inverter INVj, and the transistor TRAj 0 turns ON and line 1j is grounded.

第15図aは、第12図におけるマトリクス回
路に第3図に示される従来の電圧パルスを印加し
た場合のアンプ29の出力波形図であり、第15
図bは、本発明の実施例を用いた場合のアンプ2
9の出力波形図である。曲線30は100(lx)の場
合、曲線31は10(lx)の場合を各々示している。
FIG. 15a is an output waveform diagram of the amplifier 29 when the conventional voltage pulse shown in FIG. 3 is applied to the matrix circuit in FIG.
Figure b shows amplifier 2 using an embodiment of the present invention.
9 is an output waveform diagram of No. 9. Curve 30 shows the case of 100 (lx), and curve 31 shows the case of 10 (lx).

第15図aでは、均一な照度であるにもかかわ
らず、1ブロツク内の単位素子の初めと終りでは
出力信号の大きさが異なつており、なおかつ100
(lx)の場合の10(lx)の場合に対する出力信号の
比が小さくなつている。それに対して、第15図
bでは著しい改善が認められる。
In Fig. 15a, even though the illuminance is uniform, the magnitude of the output signal is different at the beginning and end of the unit element within one block, and furthermore, the magnitude of the output signal is different at the beginning and end of the unit element within one block.
The ratio of the output signal in the case of (lx) to that in the case of 10(lx) is becoming smaller. In contrast, a significant improvement is observed in FIG. 15b.

第16図は、第2図におけるマトリクス回路の
具体的回路図である。同図中、マトリクス部23
と共通部24は、第12図と同じ回路であり、ま
たシフトレジスタ26に入力するパルス信号S1
同じであるから、説明は省略し、個別部25の説
明だけを行なう。
FIG. 16 is a specific circuit diagram of the matrix circuit in FIG. 2. In the figure, matrix section 23
Since the common section 24 and the common section 24 are the same circuits as in FIG. 12, and the pulse signal S1 input to the shift register 26 is also the same, the explanation will be omitted and only the individual section 25 will be explained.

シヨツトキー・ダイオードDj(1≦j≦32以下
同じ)の一方の端子は、ラインljが高電位となつ
た時に順方向となるように各々ラインljに接続さ
れ、他方の端子は接地されている。ラインljは、
さらにアンプAMPjの入力端子にそれぞれ接続さ
れ、アンプAMPjの出力端子はサンプルホールド
回路32を介してシフトレジスタ33の並列入力
端子に各々接続されている。
One terminal of the Schottky diode Dj (1≦j≦32 or less) is connected to the line lj so that the forward direction occurs when the line lj becomes a high potential, and the other terminal is grounded. line lj
Furthermore, they are each connected to the input terminals of an amplifier AMPj, and the output terminals of the amplifier AMPj are respectively connected to parallel input terminals of a shift register 33 via a sample and hold circuit 32.

第17図aはシフトレジスタ26へ入力するパ
ルス信号S1を示している。そこで、第17図aに
おけるパルス信号S1のパルスの間隔△Tに単位素
子ei1〜ei32を能動状態にするための電圧Viが印加
されたとする。この時、単位素子ei1〜ei32を流れ
る光電流は、アンプAMP1〜AMP32によつて増
幅され、サンプルホールド回路32に入力する。
しかし、サンプルホールド回路32は、第17図
bにおけるホールド信号S3を入力しない限りアン
プAMPjからの信号を保持しない。
FIG. 17a shows the pulse signal S 1 input to the shift register 26. Therefore, it is assumed that a voltage Vi for activating the unit elements ei 1 to ei 32 is applied to the pulse interval ΔT of the pulse signal S 1 in FIG. 17a. At this time, the photocurrents flowing through the unit elements ei 1 to ei 32 are amplified by the amplifiers AMP 1 to AMP 32 and input to the sample and hold circuit 32 .
However, the sample and hold circuit 32 does not hold the signal from the amplifier AMPj unless the hold signal S3 in FIG. 17b is input.

第17図bに示されるように、ホールド信号S3
は期間△Tの最後の時点でサンプルホールド回路
32に入力し、その時点でのアンプAMP1
AMP32の出力がサンプルホールド回路32に保
持され、シフトレジスタ33に格納される。続い
て、シフトレジスタ33には第17図cに示され
るような1MHzのシフトパルスが期間△TC=
32μsecだけ印加され、格納された内容を直列出力
端子から時系列信号S0として出力する。
As shown in FIG. 17b, the hold signal S 3
is input to the sample hold circuit 32 at the end of the period ΔT, and the amplifier AMP 1 ~
The output of the AMP 32 is held in the sample hold circuit 32 and stored in the shift register 33. Subsequently, a 1MHz shift pulse as shown in FIG. 17c is applied to the shift register 33 for a period ΔTC=
The signal is applied for 32μsec, and the stored contents are output as a time series signal S0 from the serial output terminal.

第18図aは第3図にしめされるタイミングの
電圧Viを印加した場合の時系列信号S0の波形図
であり、第18図bは第7図にしめされる本発明
による駆動方法を用いた場合に得られる時系列信
号S0の波形図である。曲線34は100(lx)の場
合、曲線35は10(lx)の場合を示している。
FIG. 18a is a waveform diagram of the time-series signal S 0 when voltage Vi with the timing shown in FIG. 3 is applied, and FIG. 18b is a waveform diagram of the driving method according to the present invention shown in FIG. FIG. 3 is a waveform diagram of a time-series signal S 0 obtained when using the method. Curve 34 shows the case of 100 (lx), and curve 35 shows the case of 10 (lx).

第16図に示されたマトリクス回路の場合は、
サンプルホールド回路によつて単位素子eijが能
動状態となる期間△Tの末期に信号が抽出される
ために、各単位素子が安定状態にあり出力値に前
後差が見られない。しかし、第18図aにおける
ように、依然として100(lx)の場合の10(lx)の
場合に対する出力信号比は小さいままである。そ
れに対して、本発明による駆動方法を用いた場合
は、第18図bに示されるように著しく改善され
ている。
In the case of the matrix circuit shown in FIG.
Since the signal is extracted by the sample-and-hold circuit at the end of the period ΔT in which the unit element eij is in the active state, each unit element is in a stable state and there is no difference in output value before and after. However, as shown in FIG. 18a, the output signal ratio in the case of 100 (lx) to that in the case of 10 (lx) remains small. On the other hand, when the driving method according to the present invention is used, there is a significant improvement as shown in FIG. 18b.

なお、これまでは全て長尺イメージ・センサを
一例として説明したきたが、これに限定されるも
のではなく他の薄膜半導体デバイスの駆動にも本
発明による駆動方法は適用されうる。
It should be noted that although the explanation has been given using a long image sensor as an example, the driving method according to the present invention is not limited to this and can be applied to driving other thin film semiconductor devices.

たとえば、LCD(液晶表示装置)、ECD
(electrochromic display)等に利用されるTFT
(薄膜トランジスタ)2次元デバイスなどにも適
用できる。
For example, LCD (liquid crystal display), ECD
TFT used for (electrochromic display) etc.
(Thin film transistor) It can also be applied to two-dimensional devices.

[発明の効果] 以上詳細に説明したように、本発明によるマト
リクス回路駆動方法は簡単な構成で薄膜半導体の
単位素子の活動効率を向上させるために、誤動作
が発生しにくく、かつ低コストのマトリクス回路
が実現できるという大きな効果を有する。
[Effects of the Invention] As explained in detail above, the matrix circuit driving method according to the present invention has a simple configuration and is capable of improving the activity efficiency of unit elements of thin film semiconductors. This has the great effect of realizing a circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はマトリクス回路の第1の例を示す概略
的回路図、第2図はマトリクス回路の第2の例を
示す概略的回路図、第3図は印加電圧V1〜Vmの
印加タイミングを示すタイミング・チヤート、第
4図の各図は薄膜半導体の光電流の時間特性を示
し、第4図aは100(lx)の場合の特性曲線図、第
4図bは10(lx)の場合の特性曲線図、第4図c
はダーク状態での特性曲線図、第5図は薄膜半導
体の光電流の周波数特性曲線図、第6図aは半導
体に電圧を印加したときの初期状態を示す模式
図、第6図bは定常状態を示す模式図、第7図は
本発明の一実施例を示す印加電圧Viのタイミン
グ・チヤート、第8図は繰返しパルスのデユーテ
イを変化させた時の光強度依存率の変化を示す特
性曲線図、第9図は、第2図におけるマトリクス
回路にダイオードを追加した場合の部分配線図、
第10図は第9図におけるダイオードの電圧−電
流特性曲線図、第11図は薄膜半導体におけるパ
ルス数と光電流の関係を示す特性曲線図、第12
図は第1図におけるマトリクス回路の具体的構成
を示す回路図、第13図は第12図におけるパル
ス信号S1の波形図、第14図aはパルス信号S1
波形図、第14図bはパルス信号S1のタイミング
におけるパルス信号S2の波形図、第15図aは第
12図におけるマトリクス回路で従来の駆動方法
によつて得られる出力信号波形図、第15図bは
本発明の駆動方法によつて得られる出力信号波形
図、第16図は第2図におけるマトリクス回路に
ダイオードを追加した具体的回路図、第17図
a,b,cはそれぞれパルス信号S1,S3,S4の波
形図、そして第18図aは第16図におけるマト
リクス回路で従来の駆動方法によつて得られる出
力信号波形図、第18図bは本発明の駆動方法に
よつて得られる出力信号波形図である。 e(1≦i≦m、1≦j≦n)…薄膜半導体の
単位素子、23……マトリクス部、24……共通
電極側駆動部、25……個別電極側駆動部。
Fig. 1 is a schematic circuit diagram showing a first example of a matrix circuit, Fig. 2 is a schematic circuit diagram showing a second example of a matrix circuit, and Fig. 3 shows the application timing of applied voltages V 1 to Vm. The timing chart shown in Figure 4 shows the time characteristics of the photocurrent of a thin film semiconductor. Figure 4a is a characteristic curve diagram for the case of 100 (lx), and Figure 4b is the characteristic curve diagram for the case of 10 (lx). Characteristic curve diagram, Fig. 4c
is a characteristic curve diagram in the dark state, Figure 5 is a frequency characteristic curve diagram of photocurrent of a thin film semiconductor, Figure 6 a is a schematic diagram showing the initial state when voltage is applied to the semiconductor, and Figure 6 b is a steady state diagram. A schematic diagram showing the state, FIG. 7 is a timing chart of the applied voltage Vi showing an example of the present invention, and FIG. 8 is a characteristic curve showing the change in light intensity dependence when the duty of the repetitive pulse is changed. Figure 9 is a partial wiring diagram when a diode is added to the matrix circuit in Figure 2,
FIG. 10 is a voltage-current characteristic curve diagram of the diode in FIG. 9, FIG. 11 is a characteristic curve diagram showing the relationship between the number of pulses and photocurrent in a thin film semiconductor, and FIG.
The figure is a circuit diagram showing the specific configuration of the matrix circuit in Figure 1, Figure 13 is a waveform diagram of pulse signal S 1 in Figure 12, Figure 14a is a waveform diagram of pulse signal S 1 , and Figure 14b is 15 is a waveform diagram of the pulse signal S 2 at the timing of the pulse signal S 1 , FIG. 15a is an output signal waveform diagram obtained by the conventional driving method in the matrix circuit in FIG. A diagram of the output signal waveform obtained by the driving method, FIG. 16 is a concrete circuit diagram in which a diode is added to the matrix circuit in FIG. 2, and FIG. 17 a, b, and c are pulse signals S 1 , S 3 , S4 waveform diagram, FIG. 18a is an output signal waveform diagram obtained by the conventional driving method in the matrix circuit in FIG. 16, and FIG. 18b is an output signal waveform diagram obtained by the driving method of the present invention. FIG. e (1≦i≦m, 1≦j≦n)... Thin film semiconductor unit element, 23... Matrix section, 24... Common electrode side drive section, 25... Individual electrode side drive section.

Claims (1)

【特許請求の範囲】 1 電圧を印加することで能動状態となる薄膜半
導体の単位素子が複数接続され各単位素子に同時
に電圧が印加されるように構成されたブロツクを
を複数有し、該複数ブロツクに順次電圧を印加す
ることで前記複数の単位素子をブロツク毎に順次
能動状態にするとともに、前記各ブロツクが電圧
の印加によつて能動状態となる各期間の間に、ど
のブロツクも能動状態とならない期間を設けてな
るマトリクス回路駆動方法において、 前記複数ブロツクの中の任意の1ブロツクを能
動丈態にするための電圧を印加する時点以前の期
間で、かつ前記1ブロツク以外のブロツクを能動
状態にするための電圧が印加されていない期間
に、前記1ブロツクに電圧を印加することを特徴
とするマトリクス回路駆動方法。
[Scope of Claims] 1. A device comprising a plurality of blocks configured such that a plurality of thin film semiconductor unit elements that become active by applying a voltage are connected and a voltage is simultaneously applied to each unit element, By sequentially applying a voltage to the blocks, the plurality of unit elements are sequentially activated block by block, and during each period in which each block is activated by voltage application, no block is activated. In the matrix circuit driving method, the matrix circuit driving method includes a period during which a block other than the one block is activated during a period before a voltage is applied to make any one block among the plurality of blocks active. A method for driving a matrix circuit, characterized in that a voltage is applied to the one block during a period in which a voltage for setting the block is not applied.
JP58218711A 1983-11-22 1983-11-22 Method for driving matrix circuit Granted JPS60112361A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58218711A JPS60112361A (en) 1983-11-22 1983-11-22 Method for driving matrix circuit
DE19843442605 DE3442605A1 (en) 1983-11-22 1984-11-22 METHOD FOR DRIVING A MATRIX CIRCUIT
GB08429542A GB2151874B (en) 1983-11-22 1984-11-22 Driving a matrix of thin-film light-sensitive or display elements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58218711A JPS60112361A (en) 1983-11-22 1983-11-22 Method for driving matrix circuit

Publications (2)

Publication Number Publication Date
JPS60112361A JPS60112361A (en) 1985-06-18
JPH0137062B2 true JPH0137062B2 (en) 1989-08-03

Family

ID=16724229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58218711A Granted JPS60112361A (en) 1983-11-22 1983-11-22 Method for driving matrix circuit

Country Status (3)

Country Link
JP (1) JPS60112361A (en)
DE (1) DE3442605A1 (en)
GB (1) GB2151874B (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139673A (en) * 1984-07-31 1986-02-25 Canon Inc Matrix circuit
DE10008093B4 (en) * 2000-02-22 2007-07-05 Ifm Electronic Gmbh Capacitive level gauge
JP4315408B2 (en) 2001-03-09 2009-08-19 キヤノン株式会社 Multi-chip type image sensor device and signal reading method for multi-chip type image sensor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57136689A (en) * 1981-02-17 1982-08-23 Sharp Kk Method of driving indicator
JPS58172057A (en) * 1982-04-02 1983-10-08 Hitachi Ltd Optical reader

Also Published As

Publication number Publication date
GB2151874A (en) 1985-07-24
GB2151874B (en) 1987-05-28
GB8429542D0 (en) 1985-01-03
DE3442605C2 (en) 1989-07-06
JPS60112361A (en) 1985-06-18
DE3442605A1 (en) 1985-05-30

Similar Documents

Publication Publication Date Title
EP0820644B1 (en) Semiconductor device provided with transparent switching element
JP3471928B2 (en) Driving method of active matrix display device
JP3277892B2 (en) Display substrate manufacturing method
US5889291A (en) Semiconductor integrated circuit
EP1303873B1 (en) Thin film transistors and their manufacture
US4769338A (en) Thin film field effect transistor and method of making same
US5083175A (en) Method of using offset gated gap-cell thin film device as a photosensor
CN1727973A (en) Semiconductor devices and the method that forms this device
JP2001056667A (en) Picture display device
FR2488013A1 (en) ACTIVE MATRIX MATRIX DEVICE
FR2585863A1 (en) METHOD AND STRUCTURE FOR THIN FILM ADDRESSED LIQUID CRYSTAL VISUALIZATION DEVICES AND THIN FILM TRANSISTORS.
JP3215409B2 (en) Light valve device
WO1998023995A1 (en) Active matrix liquid crystal display
JP2814319B2 (en) Liquid crystal display device and method of manufacturing the same
US4819082A (en) Manuscript reading device
JPH0137062B2 (en)
US5043719A (en) Matrix circuit
JPH059941B2 (en)
JPH0126077B2 (en)
JP2668317B2 (en) Active matrix panel
JPS589429B2 (en) Matrix type liquid crystal display device
JPH08148694A (en) Thin-film transistor
JP3563433B2 (en) Thin film phototransistor
CN1998083A (en) Active matrix electronic array device
JPH0330308B2 (en)