JPH0142014B2 - - Google Patents
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- JPH0142014B2 JPH0142014B2 JP55131270A JP13127080A JPH0142014B2 JP H0142014 B2 JPH0142014 B2 JP H0142014B2 JP 55131270 A JP55131270 A JP 55131270A JP 13127080 A JP13127080 A JP 13127080A JP H0142014 B2 JPH0142014 B2 JP H0142014B2
- Authority
- JP
- Japan
- Prior art keywords
- common bus
- signal
- transfer request
- request signal
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は共通バス制御方式、特に複数の制御装
置がデータ転送に排他的に共用し、管理装置が使
用権を一元管理する共通バスを有する情報処理シ
ステムにおける共通バス制御方式に関す。
置がデータ転送に排他的に共用し、管理装置が使
用権を一元管理する共通バスを有する情報処理シ
ステムにおける共通バス制御方式に関す。
第１図は、本発明の対象となる情報処理システ
ムの構成の一例を示す図である。第１図において
中央処理装置１、主記憶装置２、入出力制御装置
３―１および３―２は共通バス４を介して相互に
接続されている。前記各装置間に授受されるデー
タは該共通バス４を経由して転送される。然し同
時に複数組のデータ転送が共通バス４を介して行
はれると混乱を生ずるので、中央処理装置１が共
通バス４の使用権を一元管理している。中央処理
装置１は何れかの前記装置からデータ転送の要求
が生ずると、共通バス４が未使用状態であれば、
要求元装置に共通バス４の使用権を与え、該デー
タ転送が終了する迄、他の装置から生ずるデータ
転送の要求に対し、共通バス４を閉塞する。
ムの構成の一例を示す図である。第１図において
中央処理装置１、主記憶装置２、入出力制御装置
３―１および３―２は共通バス４を介して相互に
接続されている。前記各装置間に授受されるデー
タは該共通バス４を経由して転送される。然し同
時に複数組のデータ転送が共通バス４を介して行
はれると混乱を生ずるので、中央処理装置１が共
通バス４の使用権を一元管理している。中央処理
装置１は何れかの前記装置からデータ転送の要求
が生ずると、共通バス４が未使用状態であれば、
要求元装置に共通バス４の使用権を与え、該デー
タ転送が終了する迄、他の装置から生ずるデータ
転送の要求に対し、共通バス４を閉塞する。
第２図は、第１図に示す情報処理システムにお
ける従来ある共通バス制御方式の一例を示す図で
ある。第２図において、制御装置としての例えば
入出力制御装置３―１に、管理下にある図示され
ぬ入出力装置と被接続装置としての主記憶装置２
との間に共通バス４を介してデータ転送を必要と
する条件（転送要求条件）３１が発生しフリツプ
フロツプ３２をセツトする。該フリツプフロツプ
３２は転送要求信号４１を共通バス４に送出す
る。共通バス４を経由して転送要求信号４１を受
信した管理装置としての中央処理装置１はフリツ
プフロツプ１１をセツトして共通バス４の使用中
を表示し、公知の手段により入出力制御装置３―
１に共通バス４の使用権を与え、以後他の装置か
ら生ずるデータ転送の要求に対し、共通バス４を
閉塞する。入出力制御装置３―１が管理下にある
図示されぬ入出力装置と主記憶装置２との間にデ
ータ転送を実行させそれが終了すると、主記憶装
置２は共通バス４に対し応答信号４２を送出す
る。中央処理装置１は共通バス４から応答信号４
２を受信すると、先にセツトしたフリツプフロツ
プ１１をリセツトし、入出力制御装置３―１に与
えた共通バス４の使用権を取戻し、以後新たに生
ずるデータ転送の要求に対し共通バス４の使用を
許容する。
ける従来ある共通バス制御方式の一例を示す図で
ある。第２図において、制御装置としての例えば
入出力制御装置３―１に、管理下にある図示され
ぬ入出力装置と被接続装置としての主記憶装置２
との間に共通バス４を介してデータ転送を必要と
する条件（転送要求条件）３１が発生しフリツプ
フロツプ３２をセツトする。該フリツプフロツプ
３２は転送要求信号４１を共通バス４に送出す
る。共通バス４を経由して転送要求信号４１を受
信した管理装置としての中央処理装置１はフリツ
プフロツプ１１をセツトして共通バス４の使用中
を表示し、公知の手段により入出力制御装置３―
１に共通バス４の使用権を与え、以後他の装置か
ら生ずるデータ転送の要求に対し、共通バス４を
閉塞する。入出力制御装置３―１が管理下にある
図示されぬ入出力装置と主記憶装置２との間にデ
ータ転送を実行させそれが終了すると、主記憶装
置２は共通バス４に対し応答信号４２を送出す
る。中央処理装置１は共通バス４から応答信号４
２を受信すると、先にセツトしたフリツプフロツ
プ１１をリセツトし、入出力制御装置３―１に与
えた共通バス４の使用権を取戻し、以後新たに生
ずるデータ転送の要求に対し共通バス４の使用を
許容する。
以上の説明から明らかな如く、従来ある共通バ
ス使用表示方式においては、共通バス４の使用権
を管理する中央処理装置１は、共通バス４の使用
を表示するフリツプフロツプ１１を転送要求信号
４１の受信によりセツトし、応答信号４２の受信
によりリセツトする。以上の信号シーケンスは第
３図ａに示される。従つて、万一主記憶装置２が
障害等の理由で応答信号４２を送出できなくなる
と、フリツプフロツプ１１はリセツトされず、中
央処理装置１は入出力制御装置３―１に与えた共
通バス４の使用権を何時迄も取戻すことが出来ず
他のデータ転送要求を満たすことが出来なくな
る。その対策として入出力制御装置３―１には時
限回路３３が設けられている。該時限回路３３
は、転送要求条件３１が発生し、フリツプフロツ
プ３２がセツトされて送出する転送要求信号４１
により計時を開始し、共通バス４から応答信号４
２を受信すると計時を停止する。計時開始後、予
め定められた時限Ｔ以内に応答信号４２を受信出
来ぬと時限回路３３は時限信号４３を出力する。
該時限信号４３は、転送要求信号４１により導通
状態にあるゲート３４を経由してフリツプフロツ
プ３５をセツトし、疑似応答信号４２′を共通バ
ス４に送出させる。該疑似応答信号４２′を受信
した中央処理装置１は、あたかも主記憶装置２か
ら送出された応答信号４２を受信した如くフリツ
プフロツプ１１をリセツトし、共通バス４の使用
権を取戻す。一方入出力制御装置３―１において
は、疑似応答信号４２′はフリツプフロツプ３２
をリセツトするので、送出中の転送要求信号４１
も停止し、時限回路３３も復旧する。更にフリツ
プフロツプ３５にはインバータ３６を経由してリ
セツト信号４４が印加されリセツトされる。以上
の信号シーケンスは第３図ｂに示される。この様
に、入出力制御装置３―１に疑似応答信号４２′
を送出するための手段を準備する必要があり、経
済性を損なう恐れがある。
ス使用表示方式においては、共通バス４の使用権
を管理する中央処理装置１は、共通バス４の使用
を表示するフリツプフロツプ１１を転送要求信号
４１の受信によりセツトし、応答信号４２の受信
によりリセツトする。以上の信号シーケンスは第
３図ａに示される。従つて、万一主記憶装置２が
障害等の理由で応答信号４２を送出できなくなる
と、フリツプフロツプ１１はリセツトされず、中
央処理装置１は入出力制御装置３―１に与えた共
通バス４の使用権を何時迄も取戻すことが出来ず
他のデータ転送要求を満たすことが出来なくな
る。その対策として入出力制御装置３―１には時
限回路３３が設けられている。該時限回路３３
は、転送要求条件３１が発生し、フリツプフロツ
プ３２がセツトされて送出する転送要求信号４１
により計時を開始し、共通バス４から応答信号４
２を受信すると計時を停止する。計時開始後、予
め定められた時限Ｔ以内に応答信号４２を受信出
来ぬと時限回路３３は時限信号４３を出力する。
該時限信号４３は、転送要求信号４１により導通
状態にあるゲート３４を経由してフリツプフロツ
プ３５をセツトし、疑似応答信号４２′を共通バ
ス４に送出させる。該疑似応答信号４２′を受信
した中央処理装置１は、あたかも主記憶装置２か
ら送出された応答信号４２を受信した如くフリツ
プフロツプ１１をリセツトし、共通バス４の使用
権を取戻す。一方入出力制御装置３―１において
は、疑似応答信号４２′はフリツプフロツプ３２
をリセツトするので、送出中の転送要求信号４１
も停止し、時限回路３３も復旧する。更にフリツ
プフロツプ３５にはインバータ３６を経由してリ
セツト信号４４が印加されリセツトされる。以上
の信号シーケンスは第３図ｂに示される。この様
に、入出力制御装置３―１に疑似応答信号４２′
を送出するための手段を準備する必要があり、経
済性を損なう恐れがある。
本発明の目的は、前述の如き従来ある共通バス
使用表示方式の欠点を除去し、応答信号の送出手
段を設けることなく共通バスの使用表示を解除す
ることにある。
使用表示方式の欠点を除去し、応答信号の送出手
段を設けることなく共通バスの使用表示を解除す
ることにある。
この目的は複数の制御装置、被接続装置、管理
装置及び前記各装置間を結合する共通バスよりな
り、１個の制御装置における転送要求信号の発生
により、該装置内で時限回路が動作すると共に該
信号は管理装置で検出され、共通バスは他の制御
装置よりの転送要求信号に対し閉塞され、制御装
置と被接続装置間のデータの転送完了の際、被接
続装置よりの応答信号により制御装置内で転送要
求信号が断とされ、時限回路の動作は停止され、
管理装置による該転送要求信号の断の検出によ
り、共通バスの閉塞は解除され、一定時間内に応
答信号の到来しない場合、時限回路の時限信号に
より転送要求信号は断とされ、管理装置による該
信号の断の検出により、共通バスの閉塞は解除さ
れることを特徴とする共通バス制御方式によつて
達成される。
装置及び前記各装置間を結合する共通バスよりな
り、１個の制御装置における転送要求信号の発生
により、該装置内で時限回路が動作すると共に該
信号は管理装置で検出され、共通バスは他の制御
装置よりの転送要求信号に対し閉塞され、制御装
置と被接続装置間のデータの転送完了の際、被接
続装置よりの応答信号により制御装置内で転送要
求信号が断とされ、時限回路の動作は停止され、
管理装置による該転送要求信号の断の検出によ
り、共通バスの閉塞は解除され、一定時間内に応
答信号の到来しない場合、時限回路の時限信号に
より転送要求信号は断とされ、管理装置による該
信号の断の検出により、共通バスの閉塞は解除さ
れることを特徴とする共通バス制御方式によつて
達成される。
以下、本発明の一実施例を第４図および第５図
により示される。第４図は、第１図に示す情報処
理システムにおける本発明の一実施例による共通
バス制御方式を示す図であり、第５図は第４図に
おける信号シーケンスの一例を示す図である。第
４図において、制御装置としての例えば入出力制
御装置３―１′に管理下にある図示されぬ入出力
装置と被接続装置としての主記憶装置２との間に
データの転送要求条件３１が発生し、フリツプフ
ロツプ３２をセツトする。該フリツプフロツプ３
２は転送要求信号４１を共通バス４に送出する。
共通バス４から転送要求信号４１を受信した管理
装置としての中央処理装置１はフリツプフロツプ
１１をセツトして、共通バス４の使用を表示し、
公知の手段により入出力制御装置３―１′に共通
バス４の使用権を与え、以後他の装置から生ずる
データ転送の要求に対し、共通バス４を閉塞す
る。入出力制御装置３―１′が管理下にある図示
されぬ入出力装置と主記憶装置２との間にデータ
転送を実行させ、それが終了すると、主記憶装置
２は共通バス４に対し応答信号４２を送出する。
入出力制御装置３―１′は共通バス４から応答信
号４２を受信すると、ゲート３７を介してフリツ
プフロツプ３２にリセツト信号４５を印加し、こ
れをリセツトさせる。フリツプフロツプ３２がリ
セツトすると送出中の転送要求信号４１は停止す
る。中央処理装置１′においては、共通バス４か
ら受信中の転送要求信号４１の停止をインバータ
１２が検出し、フリツプフロツプ１１にリセツト
信号４６を印加し、これをリセツトさせる。以上
により中央処理装置１′は入出力制御装置３―
１′に与えた共通バス４の使用権を取戻し、以後
新たに生ずるデータ転送の要求に対し共通バス４
の使用を許容する。以上の信号シーケンスは第５
図ａに示される。一方、フリツプフロツプ３２か
ら送出された転送要求信号４１は時限回路３３に
も印加され、計時を開始させる。万一障害その他
の理由で主記憶装置２から応答信号４２が送出さ
れぬと、時限回路３３は予め定められた時限Ｔ経
過後時限信号４３を出力する。該時限信号４３は
ゲート３７を経由してフリツプフロツプ３２にリ
セツト信号４５を印加させ、これをリセツトさせ
る。以後前述の如く、共通バス４に送出中の転送
要求信号４１は停止し、中央処理装置１′のフリ
ツプフロツプ１１はリセツトされて、中央処理装
置１′は共通バス４の使用権を取戻す。なお時限
回路３３は応答信号４２を受信した場合、あるい
は転送要求信号４１が停止すると復旧する。以上
の信号シーケンスは第５図ｂに示される。
により示される。第４図は、第１図に示す情報処
理システムにおける本発明の一実施例による共通
バス制御方式を示す図であり、第５図は第４図に
おける信号シーケンスの一例を示す図である。第
４図において、制御装置としての例えば入出力制
御装置３―１′に管理下にある図示されぬ入出力
装置と被接続装置としての主記憶装置２との間に
データの転送要求条件３１が発生し、フリツプフ
ロツプ３２をセツトする。該フリツプフロツプ３
２は転送要求信号４１を共通バス４に送出する。
共通バス４から転送要求信号４１を受信した管理
装置としての中央処理装置１はフリツプフロツプ
１１をセツトして、共通バス４の使用を表示し、
公知の手段により入出力制御装置３―１′に共通
バス４の使用権を与え、以後他の装置から生ずる
データ転送の要求に対し、共通バス４を閉塞す
る。入出力制御装置３―１′が管理下にある図示
されぬ入出力装置と主記憶装置２との間にデータ
転送を実行させ、それが終了すると、主記憶装置
２は共通バス４に対し応答信号４２を送出する。
入出力制御装置３―１′は共通バス４から応答信
号４２を受信すると、ゲート３７を介してフリツ
プフロツプ３２にリセツト信号４５を印加し、こ
れをリセツトさせる。フリツプフロツプ３２がリ
セツトすると送出中の転送要求信号４１は停止す
る。中央処理装置１′においては、共通バス４か
ら受信中の転送要求信号４１の停止をインバータ
１２が検出し、フリツプフロツプ１１にリセツト
信号４６を印加し、これをリセツトさせる。以上
により中央処理装置１′は入出力制御装置３―
１′に与えた共通バス４の使用権を取戻し、以後
新たに生ずるデータ転送の要求に対し共通バス４
の使用を許容する。以上の信号シーケンスは第５
図ａに示される。一方、フリツプフロツプ３２か
ら送出された転送要求信号４１は時限回路３３に
も印加され、計時を開始させる。万一障害その他
の理由で主記憶装置２から応答信号４２が送出さ
れぬと、時限回路３３は予め定められた時限Ｔ経
過後時限信号４３を出力する。該時限信号４３は
ゲート３７を経由してフリツプフロツプ３２にリ
セツト信号４５を印加させ、これをリセツトさせ
る。以後前述の如く、共通バス４に送出中の転送
要求信号４１は停止し、中央処理装置１′のフリ
ツプフロツプ１１はリセツトされて、中央処理装
置１′は共通バス４の使用権を取戻す。なお時限
回路３３は応答信号４２を受信した場合、あるい
は転送要求信号４１が停止すると復旧する。以上
の信号シーケンスは第５図ｂに示される。
以上の説明から明らかな如く、本実施例によれ
ば中央処理装置１′は共通バス４から受信する転
送要求信号４１の停止により共通バス４の使用を
表示するフリツプフロツプ１１をリセツトし、使
用権を取戻す。従つて、転送要求信号４１を送出
した入出力制御装置３―１′は所定時限Ｔ以内に
応答信号４２を得られぬ場合に送出中の転送要求
信号４１を停止するのみで、疑似応答信号等を送
出する手段は設置する必要が無くなる。
ば中央処理装置１′は共通バス４から受信する転
送要求信号４１の停止により共通バス４の使用を
表示するフリツプフロツプ１１をリセツトし、使
用権を取戻す。従つて、転送要求信号４１を送出
した入出力制御装置３―１′は所定時限Ｔ以内に
応答信号４２を得られぬ場合に送出中の転送要求
信号４１を停止するのみで、疑似応答信号等を送
出する手段は設置する必要が無くなる。
なお、第４図および第５図はあく迄本発明の一
実施例に過ぎず、例えば共通バス４の使用権を一
元管理する管理装置は中央処理装置１′に限定さ
れず、また共通バスを排他的に共用する制御装置
は入出力制御装置３―１′あるいは主記憶装置２
に限定されず、幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また第４図
はあく迄本発明の原理を示すものであり、実用に
当つては幾多の変形が考慮されることは言う迄も
ない。
実施例に過ぎず、例えば共通バス４の使用権を一
元管理する管理装置は中央処理装置１′に限定さ
れず、また共通バスを排他的に共用する制御装置
は入出力制御装置３―１′あるいは主記憶装置２
に限定されず、幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また第４図
はあく迄本発明の原理を示すものであり、実用に
当つては幾多の変形が考慮されることは言う迄も
ない。
以上、本発明によれば、共通バスの使用権を一
元管理する管理装置は、前記共通バスを排他的に
共用する制御装置から送出される転送要求信号の
有無により前記共通バスの使用表示を作動させる
ので、制御装置の構成が簡単になり、本情報処理
システムの経済性を促進することが出来る。
元管理する管理装置は、前記共通バスを排他的に
共用する制御装置から送出される転送要求信号の
有無により前記共通バスの使用表示を作動させる
ので、制御装置の構成が簡単になり、本情報処理
システムの経済性を促進することが出来る。
第１図は本発明の対象となる情報処理システム
の構成の一例を示す図、第２図は従来ある共通バ
ス制御方式の一例を示す図、第３図は第２図にお
ける信号シーケンスの一例を示す図、第４図は本
発明の一実施例による共通バス制御方式を示す
図、第５図は第４図における信号シーケンスの一
例を示す図である。 図において、１および１′は中央処理装置、２
は主記憶装置、３―１，３―２および３―１′は
入出力制御装置、４は共通バス、１１，３２およ
び３５はフリツプフロツプ、１２および３６はイ
ンバータ、３１は転送要求条件、３３は時限回
路、３４および３７はゲート、４１は転送要求信
号、４２は応答信号、４２′は疑似応答信号、４
３は時限信号、４４，４５および４６はリセツト
信号を示す。
の構成の一例を示す図、第２図は従来ある共通バ
ス制御方式の一例を示す図、第３図は第２図にお
ける信号シーケンスの一例を示す図、第４図は本
発明の一実施例による共通バス制御方式を示す
図、第５図は第４図における信号シーケンスの一
例を示す図である。 図において、１および１′は中央処理装置、２
は主記憶装置、３―１，３―２および３―１′は
入出力制御装置、４は共通バス、１１，３２およ
び３５はフリツプフロツプ、１２および３６はイ
ンバータ、３１は転送要求条件、３３は時限回
路、３４および３７はゲート、４１は転送要求信
号、４２は応答信号、４２′は疑似応答信号、４
３は時限信号、４４，４５および４６はリセツト
信号を示す。
Claims (1)
- １ 複数の制御装置、被接続装置、管理装置及び
前記各装置間を結合する共通バスよりなり、１個
の制御装置における転送要求信号の発生により、
該装置内で時限回路が動作すると共に該信号は管
理装置で検出され、共通バスは他の制御装置より
の転送要求信号に対し閉塞され、制御装置と被接
続装置間のデータの転送完了の際、被接続装置よ
りの応答信号により制御装置内で転送要求信号が
断とされ、時限回路の動作は停止され、管理装置
による該転送要求信号の断の検出により、共通バ
スの閉塞は解除され、一定時間内に応答信号の到
来しない場合、時限回路の時限信号により転送要
求信号は断とされ、管理装置による該信号の断の
検出により、共通バスの閉塞は解除されることを
特徴とする共通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131270A JPS5755439A (en) | 1980-09-20 | 1980-09-20 | Common bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131270A JPS5755439A (en) | 1980-09-20 | 1980-09-20 | Common bus control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755439A JPS5755439A (en) | 1982-04-02 |
| JPH0142014B2 true JPH0142014B2 (ja) | 1989-09-08 |
Family
ID=15053994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55131270A Granted JPS5755439A (en) | 1980-09-20 | 1980-09-20 | Common bus control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755439A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731759B2 (ja) * | 1985-01-21 | 1995-04-10 | パイオニア株式会社 | 自動計測装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913765B2 (ja) * | 1979-03-13 | 1984-03-31 | パナフアコム株式会社 | デ−タバス制御方式 |
-
1980
- 1980-09-20 JP JP55131270A patent/JPS5755439A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755439A (en) | 1982-04-02 |
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