JPH0145251B2 - - Google Patents
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- Publication number
- JPH0145251B2 JPH0145251B2 JP4273381A JP4273381A JPH0145251B2 JP H0145251 B2 JPH0145251 B2 JP H0145251B2 JP 4273381 A JP4273381 A JP 4273381A JP 4273381 A JP4273381 A JP 4273381A JP H0145251 B2 JPH0145251 B2 JP H0145251B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- time
- execution
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Electromechanical Clocks (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、ある基準時刻から指定した時間間
隔を以つて所定の出力を遅延実行する制御回路に
おいて、基準時刻計数用カウンタの出力側に加算
回路を設け、この加算回路の出力が遅延すべき本
来の時刻となるように動作せしめ、加算回路の時
刻データ出力と遅延実行すべき時刻が記憶されて
いるメモリ回路のデータ出力とを比較回路により
比較し、更に比較後発生する遅延実行出力制御信
号を時刻補正回路において本来の遅延実行すべき
時刻に合わせることにより、遅延制御を誤りなく
確実に指定した遅延時刻に実行するようにした点
を特徴とするものである。
隔を以つて所定の出力を遅延実行する制御回路に
おいて、基準時刻計数用カウンタの出力側に加算
回路を設け、この加算回路の出力が遅延すべき本
来の時刻となるように動作せしめ、加算回路の時
刻データ出力と遅延実行すべき時刻が記憶されて
いるメモリ回路のデータ出力とを比較回路により
比較し、更に比較後発生する遅延実行出力制御信
号を時刻補正回路において本来の遅延実行すべき
時刻に合わせることにより、遅延制御を誤りなく
確実に指定した遅延時刻に実行するようにした点
を特徴とするものである。
一般に、ある基準時刻から指定した時間間隔を
以つて遅延実行する制御回路では指定遅延時刻を
例えばメモリ回路に記憶し、一連のアドレス制御
によりメモリ回路の出力に遅延すべき実行時刻を
読み出し、この読み出した出力と任意に設定可能
なある基準時刻から同様に任意に設定可能な或る
一定の間隔を以つて計数している基準時刻計数用
カウンタの出力とを比較し、この比較結果が一致
している場合に所定の出力を指定した遅延時間を
以つて得るようになつている。
以つて遅延実行する制御回路では指定遅延時刻を
例えばメモリ回路に記憶し、一連のアドレス制御
によりメモリ回路の出力に遅延すべき実行時刻を
読み出し、この読み出した出力と任意に設定可能
なある基準時刻から同様に任意に設定可能な或る
一定の間隔を以つて計数している基準時刻計数用
カウンタの出力とを比較し、この比較結果が一致
している場合に所定の出力を指定した遅延時間を
以つて得るようになつている。
第１図は従来の遅延制御回路を示し、１は基準
時刻計数用カウンタでなり、この基準時刻計数用
カウンタ１は、任意に設定可能な基準時刻信号入
力を計数動作開始時刻として、基準時刻信号入力
及び任意に設定可能なある一定の間隔をもつたク
ロツク入力とを例えばアンドゲート回路２を通す
ことによつて、基準時刻信号TSが“１”の信号
の場合のみ出力される計数用クロツクCLにより
機能を果すものである。３は実行時刻データET
を記憶するメモリ回路４のアドレスを制御する回
路であり、これは基準時刻計数用クロツクよりも
数倍速い周期率を持つクロツクHCによりメモリ
回路の全アドレスを順次出力し、メモリ回路４の
書き込み及び読み出しをアドレス制御するために
設けられているものである。メモリ回路４には指
定した実行時刻データETを順次出力されるアド
レス制御回路３のアドレス指定により書き込み、
記憶してあり、やはりアドレス制御回路からのア
ドレス指定により、順次メモリ回路から指定実行
時刻AT及び実行データEDを読み出せるように
なつている。このメモリ回路から読み出された指
定実行時刻データATと前述した基準時刻計数用
カウンタの出力データとを比較回路５において比
較し、この比較した結果が一致している場合に
は、ある任意に設定した基準時刻から指定した遅
延すべき時間だけ経過したものと判断して、遅延
実行出力制御信号DSを発生し、この制御信号DS
を実行データ出力発生回路６へ供給することによ
り、所定の実行出力EOを得るものである。
時刻計数用カウンタでなり、この基準時刻計数用
カウンタ１は、任意に設定可能な基準時刻信号入
力を計数動作開始時刻として、基準時刻信号入力
及び任意に設定可能なある一定の間隔をもつたク
ロツク入力とを例えばアンドゲート回路２を通す
ことによつて、基準時刻信号TSが“１”の信号
の場合のみ出力される計数用クロツクCLにより
機能を果すものである。３は実行時刻データET
を記憶するメモリ回路４のアドレスを制御する回
路であり、これは基準時刻計数用クロツクよりも
数倍速い周期率を持つクロツクHCによりメモリ
回路の全アドレスを順次出力し、メモリ回路４の
書き込み及び読み出しをアドレス制御するために
設けられているものである。メモリ回路４には指
定した実行時刻データETを順次出力されるアド
レス制御回路３のアドレス指定により書き込み、
記憶してあり、やはりアドレス制御回路からのア
ドレス指定により、順次メモリ回路から指定実行
時刻AT及び実行データEDを読み出せるように
なつている。このメモリ回路から読み出された指
定実行時刻データATと前述した基準時刻計数用
カウンタの出力データとを比較回路５において比
較し、この比較した結果が一致している場合に
は、ある任意に設定した基準時刻から指定した遅
延すべき時間だけ経過したものと判断して、遅延
実行出力制御信号DSを発生し、この制御信号DS
を実行データ出力発生回路６へ供給することによ
り、所定の実行出力EOを得るものである。
例えば、基準時刻計数用カウンタ１が８ビツト
のバイナリカウント出力を発生するものと仮定す
る。上記基準時刻計数用カウンタ１は、00000000
から11111111まで、アンドゲート回路２から供給
される基準時刻計数用クロツクにより、１カウン
トずつ順次カウントアツプする。
のバイナリカウント出力を発生するものと仮定す
る。上記基準時刻計数用カウンタ１は、00000000
から11111111まで、アンドゲート回路２から供給
される基準時刻計数用クロツクにより、１カウン
トずつ順次カウントアツプする。
一方、実行時刻データETも基準時刻計数用カ
ウンタ１と同じく８ビツトとする。今、実行時刻
データETに00111111なるデータが与えられたと
すると、該データはメモリ回路４に書込まれ、そ
れが読出されて指定実行時刻データATとして比
較回路５へ入力される。基準時刻計数用カウンタ
１は前記のようにカウントアツプ動作をしてお
り、比較回路５はカウント値が指定実行時刻デー
タAT即る00111111となつたことを検出して、遅
延実行出力制御信号DSを発生する。
ウンタ１と同じく８ビツトとする。今、実行時刻
データETに00111111なるデータが与えられたと
すると、該データはメモリ回路４に書込まれ、そ
れが読出されて指定実行時刻データATとして比
較回路５へ入力される。基準時刻計数用カウンタ
１は前記のようにカウントアツプ動作をしてお
り、比較回路５はカウント値が指定実行時刻デー
タAT即る00111111となつたことを検出して、遅
延実行出力制御信号DSを発生する。
従来は、このように基準時刻用計数カウンタの
出力データと指定した遅延実行時刻を記憶してい
るメモリ回路から読み出す時刻データとを単に比
較するものであるから、比較後発生する遅延実行
出力制御信号DSは実際に遅延実行すべき時刻よ
りも遅れてしまい、この遅れを無視するか、もし
くはメモリ回路に実行時刻データを供給する時点
で遅れ分の補正をしなければならず厄介であり、
第一に実行に対する誤りの要因ともなり得る。
出力データと指定した遅延実行時刻を記憶してい
るメモリ回路から読み出す時刻データとを単に比
較するものであるから、比較後発生する遅延実行
出力制御信号DSは実際に遅延実行すべき時刻よ
りも遅れてしまい、この遅れを無視するか、もし
くはメモリ回路に実行時刻データを供給する時点
で遅れ分の補正をしなければならず厄介であり、
第一に実行に対する誤りの要因ともなり得る。
また、連続的に遅延実行出力を得ようとする場
合、当然のことながら実行出力信号発生中はメモ
リ回路の読み出しを含めて次の出力信号発生のた
めの一連の制御動作を実施できない状態にあり、
この時間帯の空白分も指定した遅延実行時刻に対
する遅れの要因となり、この空白を補償するため
に例えばメモリ回路のアドレス制御回路を動作さ
せるクロツクパルスの周期率を増々高速にしなけ
ればならず、誤り発生の大きな原因ともなる。
合、当然のことながら実行出力信号発生中はメモ
リ回路の読み出しを含めて次の出力信号発生のた
めの一連の制御動作を実施できない状態にあり、
この時間帯の空白分も指定した遅延実行時刻に対
する遅れの要因となり、この空白を補償するため
に例えばメモリ回路のアドレス制御回路を動作さ
せるクロツクパルスの周期率を増々高速にしなけ
ればならず、誤り発生の大きな原因ともなる。
この発明の目的はこのような従来の欠点を除去
し、遅延実行に対して誤りのない安定な動作を行
うことができる遅延実行制御回路を提供すること
にある。
し、遅延実行に対して誤りのない安定な動作を行
うことができる遅延実行制御回路を提供すること
にある。
この発明では基準時刻計数用カウンタ１の出力
を加算回路に供給し、この加算回路にて基準時刻
に或る一定の時間を加えることにより遅延実行す
べき本来の時刻となるように動作させ、この加算
回路の時刻データ出力とメモリ回路の実行時刻デ
ータ出力とを比較回路において比較するととも
に、メモリ回路から読み出した実行時刻データを
例えばレジスタに蓄積し、比較回路から発生する
遅延実行出力制御信号により実行データの出力を
得ることと、更に比較回路から出力される制御信
号発生のタイミングを本来の遅延実行時刻に補正
するようになすものである。
を加算回路に供給し、この加算回路にて基準時刻
に或る一定の時間を加えることにより遅延実行す
べき本来の時刻となるように動作させ、この加算
回路の時刻データ出力とメモリ回路の実行時刻デ
ータ出力とを比較回路において比較するととも
に、メモリ回路から読み出した実行時刻データを
例えばレジスタに蓄積し、比較回路から発生する
遅延実行出力制御信号により実行データの出力を
得ることと、更に比較回路から出力される制御信
号発生のタイミングを本来の遅延実行時刻に補正
するようになすものである。
第２図はこの発明の一実施例を示し、この図に
おいて第１図と共通する部分には同一符号を付し
その詳細説明は省略するも、１は基準時刻計数用
カウンタ、２はアンドゲート回路、３はアドレス
制御回路、４はメモリ回路、５は比較回路、６は
実行データ出力発生回路である。
おいて第１図と共通する部分には同一符号を付し
その詳細説明は省略するも、１は基準時刻計数用
カウンタ、２はアンドゲート回路、３はアドレス
制御回路、４はメモリ回路、５は比較回路、６は
実行データ出力発生回路である。
この発明においては加算回路７、実行時刻デー
タ蓄積用レジスタ８及び時刻補正回路９を設ける
ものである。
タ蓄積用レジスタ８及び時刻補正回路９を設ける
ものである。
即ち、加算回路７において基準時刻計数用カウ
ンタ１の時刻データ出力に或る一定の時間を加え
ることにより遅延実行すべき本来の基準時刻とな
すものであるから、基準時刻計数用カウンタ１の
時刻データ出力は、本来の遅延実行時刻よりも加
算回路において加える時間分だけ早い時刻データ
になつており、従つて比較後発生する遅延実行出
力制御信号も同様に早くなつている。
ンタ１の時刻データ出力に或る一定の時間を加え
ることにより遅延実行すべき本来の基準時刻とな
すものであるから、基準時刻計数用カウンタ１の
時刻データ出力は、本来の遅延実行時刻よりも加
算回路において加える時間分だけ早い時刻データ
になつており、従つて比較後発生する遅延実行出
力制御信号も同様に早くなつている。
比較回路において、二つの被比較データ入力が
一致した場合には、制御信号によりレジスタ８に
蓄積されていた実行時刻データED2を実行データ
出力発生回路６に移し、同時に比較回路からの制
御信号COを時刻補正回路９に入力し、この時刻
補正回路からの遅延実行出力制御信号DSにより
実行データの出力ED1を制御する。この間、既に
メモリ回路から実行時刻データATを読み出す動
作がなされており、次の基準時刻ETと実行時刻
ATの比較を行つている。従つて、実行データ出
力EOの発生中も待期状態というべき空白時間な
くしてメモリ回路からの読み出しが行われ、一連
の制御動作を実施して次の実行すべき時刻を確実
に制御している。
一致した場合には、制御信号によりレジスタ８に
蓄積されていた実行時刻データED2を実行データ
出力発生回路６に移し、同時に比較回路からの制
御信号COを時刻補正回路９に入力し、この時刻
補正回路からの遅延実行出力制御信号DSにより
実行データの出力ED1を制御する。この間、既に
メモリ回路から実行時刻データATを読み出す動
作がなされており、次の基準時刻ETと実行時刻
ATの比較を行つている。従つて、実行データ出
力EOの発生中も待期状態というべき空白時間な
くしてメモリ回路からの読み出しが行われ、一連
の制御動作を実施して次の実行すべき時刻を確実
に制御している。
第３図は、上記の動作を説明するためのタイミ
ング図である。図において、加算回路７は基準時
刻計数用カウンタ１の出力に１を加算して、比較
回路５へ供給するため、比較回路５の出力COは、
実行時刻データETが00111111のとき、これより
１少い00111110において、出力COを発生する。
ング図である。図において、加算回路７は基準時
刻計数用カウンタ１の出力に１を加算して、比較
回路５へ供給するため、比較回路５の出力COは、
実行時刻データETが00111111のとき、これより
１少い00111110において、出力COを発生する。
従つて実行時刻データ蓄積用レジスタ８の出力
ED2は、図のように基準時刻計数用カウンタ１の
出力が00111111となる１クロツク前で、該データ
をロードすることが可能になり、実行データ出力
発生回路６は、あらかじめ入力される該データを
用いて実行データ出力EOを発生する。
ED2は、図のように基準時刻計数用カウンタ１の
出力が00111111となる１クロツク前で、該データ
をロードすることが可能になり、実行データ出力
発生回路６は、あらかじめ入力される該データを
用いて実行データ出力EOを発生する。
以上説明したごとく、この発明によれば遅延実
行すべき時刻に対する遅れは理論的には回路構成
上当然発生する誤差分のみであり、この値は全く
無視できる程に小さく、時刻補正回路の例えば時
刻合わせのためのカウンタなどの数を増やして精
度をあげれば増々小さくすることができる。ま
た、連続的に遅延実行させる場合、出力信号発生
の時間を待たずにメモリ回路の続み出しを行える
ので、この時間の空白分も除去でき、更にこの空
白分を補償するためにメモリ回路のアドレス制御
をするクロツクパルスの周期率を高速にしなけれ
ばならない必要性もなくなり、従つて誤りのない
安定な遅延制御を実行することができる。
行すべき時刻に対する遅れは理論的には回路構成
上当然発生する誤差分のみであり、この値は全く
無視できる程に小さく、時刻補正回路の例えば時
刻合わせのためのカウンタなどの数を増やして精
度をあげれば増々小さくすることができる。ま
た、連続的に遅延実行させる場合、出力信号発生
の時間を待たずにメモリ回路の続み出しを行える
ので、この時間の空白分も除去でき、更にこの空
白分を補償するためにメモリ回路のアドレス制御
をするクロツクパルスの周期率を高速にしなけれ
ばならない必要性もなくなり、従つて誤りのない
安定な遅延制御を実行することができる。
第１図は従来例を説明するための系統図、第２
図はこの発明の一実施例を示す系統図、第３図は
第２図の動作を説明するためのタイミング図であ
る。 １……基準時刻計数用カウンタ、２……アンド
ゲート回路、３……アドレス制御回路、４……メ
モリ回路、５……比較回路、６……実行データ出
力発生回路、７……加算回路、８……実行時刻デ
ータ蓄積用レジスタ、９……時刻補正回路、なお
図中同一あるいは相当部分には同一符号を付して
示してある。
図はこの発明の一実施例を示す系統図、第３図は
第２図の動作を説明するためのタイミング図であ
る。 １……基準時刻計数用カウンタ、２……アンド
ゲート回路、３……アドレス制御回路、４……メ
モリ回路、５……比較回路、６……実行データ出
力発生回路、７……加算回路、８……実行時刻デ
ータ蓄積用レジスタ、９……時刻補正回路、なお
図中同一あるいは相当部分には同一符号を付して
示してある。
Claims (1)
- １ 基準時刻信号と基準時刻計数用クロツクとを
入力するアンドゲート回路と、上記アンドゲート
回路の出力を計数する基準時刻計数用カウンタ
と、上記基準時刻計数用カウンタの時刻データ出
力に一定の時間を加える加算回路と、遅延実行す
べき実行時刻データを記憶するメモリ回路と、上
記基準時刻計数用クロツクよりも速い周期のクロ
ツクによりメモリ回路のアドレスを出力し、上記
メモリ回路の書込み及び読出しをアドレス制御す
るアドレス制御回路と、上記加算回路からの出力
と上記メモリ回路からの出力とを比較し、両者が
一致したとき制御信号を発生する比較回路と上記
メモリ回路の出力を蓄積し、上記比較回路の制御
信号によりその蓄積データを実行データ出力発生
回路へ出力するレジスタと、上記比較回路からの
制御信号を入力し、上記比較回路から出力される
制御信号発生のタイミングを本来の遅延実行時刻
に補正して上記実行データ出力発生回路へ供給す
る時刻補正回路とを具備した遅延制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273381A JPS57157174A (en) | 1981-03-24 | 1981-03-24 | Delay control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273381A JPS57157174A (en) | 1981-03-24 | 1981-03-24 | Delay control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157174A JPS57157174A (en) | 1982-09-28 |
| JPH0145251B2 true JPH0145251B2 (ja) | 1989-10-03 |
Family
ID=12644233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273381A Granted JPS57157174A (en) | 1981-03-24 | 1981-03-24 | Delay control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157174A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2554701Y2 (ja) * | 1992-12-19 | 1997-11-17 | 川崎重工業株式会社 | クレータ処理機能付溶接ロボット |
-
1981
- 1981-03-24 JP JP4273381A patent/JPS57157174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157174A (en) | 1982-09-28 |
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