Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH0149206B2 - - Google Patents
[go: Go Back, main page]

JPH0149206B2 - - Google Patents

Info

Publication number
JPH0149206B2
JPH0149206B2 JP58192877A JP19287783A JPH0149206B2 JP H0149206 B2 JPH0149206 B2 JP H0149206B2 JP 58192877 A JP58192877 A JP 58192877A JP 19287783 A JP19287783 A JP 19287783A JP H0149206 B2 JPH0149206 B2 JP H0149206B2
Authority
JP
Japan
Prior art keywords
amplitude
circuit
transistor
base
differential circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58192877A
Other languages
Japanese (ja)
Other versions
JPS6084004A (en
Inventor
Sugao Hashimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58192877A priority Critical patent/JPS6084004A/en
Publication of JPS6084004A publication Critical patent/JPS6084004A/en
Publication of JPH0149206B2 publication Critical patent/JPH0149206B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G11/00Limiting amplitude; Limiting rate of change of amplitude
    • H03G11/002Limiting amplitude; Limiting rate of change of amplitude without controlling loop

Landscapes

  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、テレビ受像機およびVTRに使用
する、一般にホワイトダーククリツプ回路という
振幅制限回路に関するもので、特に半導体集積回
路に最適な回路構成を提供するものである。
[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an amplitude limiting circuit, generally called a white dark clip circuit, used in television receivers and VTRs, and particularly provides a circuit configuration optimal for semiconductor integrated circuits. It is something to do.

〔従来技術〕[Prior art]

従来、この種の装置として第1図に示すものが
あつた。図において、1は入力端子、2はバイア
ス端子、3,4は電圧印加端子、5は出力端子、
6は電源、7,8,9はpnpトランジスタ、1
0,11はnpnトランジスタ、12〜15は抵
抗、16,17は可変電圧源である。
Conventionally, there has been a device of this type as shown in FIG. In the figure, 1 is an input terminal, 2 is a bias terminal, 3 and 4 are voltage application terminals, 5 is an output terminal,
6 is a power supply, 7, 8, 9 are pnp transistors, 1
0 and 11 are npn transistors, 12 to 15 are resistors, and 16 and 17 are variable voltage sources.

第2図は、従来例の説明に用いる波形の一例を
示す図であり、図において、aは入力波形、即ち
トランジスタ7のベース波形、bはトランジスタ
10のベース波形、cは出力波形である。
FIG. 2 is a diagram showing an example of waveforms used to explain the conventional example. In the diagram, a is the input waveform, that is, the base waveform of the transistor 7, b is the base waveform of the transistor 10, and c is the output waveform.

次の動作について説明する。 The following operation will be explained.

第1図において、入力端子1より入力した信号
はpnpトランジスタ7,8で構成する差動回路に
導かれる。トランジスタ8のベース電位、即ち制
御電圧印加端子3の電位はあらかじめ、電圧源1
6により、トランジスタ7のベース電位より適当
量高電位となるように設定されている。
In FIG. 1, a signal input from an input terminal 1 is guided to a differential circuit composed of pnp transistors 7 and 8. The base potential of the transistor 8, that is, the potential of the control voltage application terminal 3 is set in advance by the voltage source 1.
6, the potential is set to be an appropriate amount higher than the base potential of the transistor 7.

今、第2図aに示す波形をトランジスタ7のベ
ースに入力した場合、信号はトランジスタ8のベ
ース電位V8bより低電位である期間のみ、トラン
ジスタ10のベースに伝達され、第2図bに示す
ような高電位側を振幅制限したものとなる。さら
に信号はnpnトランジスタ10,11で構成され
る差動回路に導かれる。トランジスタ11のベー
ス電位V11bは、あらかじめ電圧源17により、
トランジスタ10のベース電位より、適当量低電
位となるように設定されており、第2図bに示す
波形がトランジスタ10のベースに加わると、信
号はトランジスタ11のベース電位V11bより高
電位である期間のみ出力端子5に伝達され、その
結果第2図cに示すように低電位側を振幅制限し
たものとなる。
Now, if the waveform shown in Figure 2a is input to the base of transistor 7, the signal will be transmitted to the base of transistor 10 only during the period when the potential is lower than the base potential V8b of transistor 8, as shown in Figure 2b. The high potential side is amplitude limited. Further, the signal is guided to a differential circuit composed of npn transistors 10 and 11. The base potential V11b of the transistor 11 is set in advance by the voltage source 17.
The potential is set to be an appropriate amount lower than the base potential of the transistor 10, and when the waveform shown in FIG. As a result, as shown in FIG. 2c, the amplitude of the low potential side is limited.

このように電圧源16および17を任意に設定
する事により入力信号波形の高電位側および低電
位側を振幅制限することができる。
By arbitrarily setting the voltage sources 16 and 17 in this way, it is possible to limit the amplitude of the high potential side and low potential side of the input signal waveform.

従来の振幅制限回路は以上のように構成されて
いるので、半導体集積回路化するにあたつて高電
位側振幅制限を行なう電圧源と低電位側振幅制限
を行なう電圧源が必要である事、また各々の電圧
源の電位設定が難しいなどの欠点があつた。
Conventional amplitude limiting circuits are configured as described above, so when implementing semiconductor integrated circuits, a voltage source that limits the amplitude on the high potential side and a voltage source that limits the amplitude on the low potential side are required. Another drawback was that it was difficult to set the potential of each voltage source.

〔発明の概要〕[Summary of the invention]

この発明は上記のような従来のものの欠点を除
去するためになされたもので、差動回路を用いて
極性の異なる2つの制御電圧を生成する振幅制御
電圧発生回路を付加することにより、入力信号の
高電位側と低電位側とを1つの電圧源により振幅
制限でき、端子数の削減が可能となり、振幅制限
の制御も容易に行なえるなど半導体集積回路に最
適な回路構成の振幅制限回路を提供することを目
的としている。
This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and by adding an amplitude control voltage generation circuit that generates two control voltages with different polarities using a differential circuit, the input signal can be The amplitude limiting circuit can limit the amplitude of both the high potential side and the low potential side using one voltage source, reducing the number of terminals, and easily controlling the amplitude limiting. is intended to provide.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例を図について説明す
る。第3図において、40は一種類の入力電圧よ
り2つの振幅制御電圧を発生する振幅制御電圧発
生回路であり、該回路40において、101は入
力端子、102はバイアス端子、20はnpnトラ
ンジスタ131,132、抵抗118,119,
112,120および定電流源129からなる第
1の差動回路、30はnpnトランジスタ133,
134、抵抗123,124,121,125お
よび定電流源130からなる第2の差動回路、1
26は第1の差動回路20の負荷である抵抗、1
27,128は第2の差動回路30の負荷である
2つの抵抗、122は抵抗、135は振幅制限制
御端子、136は振幅制限レベルの設定を行なう
外付可変抵抗器である。また50は上記振幅制御
電圧発生回路40の制御電圧に応じて該回路40
の第1の差動回路20により入力信号波形がレベ
ルシフトされた波形に対し、その振幅制限を行な
う振幅制限回路本体であり、該回路50におい
て、107,108,109はpnpトランジス
タ、110,111はnpnトランジスタ、11
3,114,115は抵抗、105は出力端子、
106は電源端子である。
An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, 40 is an amplitude control voltage generation circuit that generates two amplitude control voltages from one type of input voltage, and in this circuit 40, 101 is an input terminal, 102 is a bias terminal, 20 is an npn transistor 131, 132, resistance 118, 119,
112, 120 and a constant current source 129; 30 is an npn transistor 133;
134, a second differential circuit consisting of resistors 123, 124, 121, 125 and a constant current source 130, 1
26 is a resistor which is a load of the first differential circuit 20;
27 and 128 are two resistors serving as loads for the second differential circuit 30, 122 is a resistor, 135 is an amplitude limit control terminal, and 136 is an external variable resistor for setting the amplitude limit level. Further, 50 indicates the amplitude control voltage generating circuit 40 according to the control voltage of the amplitude control voltage generating circuit 40.
This is an amplitude limiting circuit main body that limits the amplitude of a waveform whose input signal waveform is level-shifted by the first differential circuit 20. In the circuit 50, 107, 108, 109 are pnp transistors, 110, 111 is an npn transistor, 11
3, 114, 115 are resistors, 105 is an output terminal,
106 is a power terminal.

次に動作について説明する。 Next, the operation will be explained.

入力端子101より入力した信号はnpnトラン
ジスタ131,132により構成される第1の差
動回路20に導かれる。そして該差動回路20内
のレベルシフト動作により振幅制限回路本体50
内のトランジスタ107のベースには上記入力信
号波形を直流的にレベルシフトしたものが導かれ
る。一方、pnpトランジスタ133,134によ
り構成される第2の差動回路30は、前述のトラ
ンジスタ131,132で構成される差動回路2
0と同様な回路定数(抵抗値R112=R110=R121
=R125、抵抗値R118=R119=R123=R124、抵
抗値R126=R127=R128、定電流源の電流値I129
=I130)で構成され、外付可変抵抗器136を可
変することにより、該差動回路30を構成するト
ランジスタ133のベース電位を変化させ、トラ
ンジスタ133,134に流れる電流を制御し、
振幅制限動作を行なうトランジスタ108,11
1のベース電位を任意に決定できるようになつて
いる。
A signal input from the input terminal 101 is guided to the first differential circuit 20 composed of npn transistors 131 and 132. Then, due to the level shift operation within the differential circuit 20, the amplitude limiting circuit main body 50
A DC level-shifted version of the input signal waveform is introduced to the base of the transistor 107 inside. On the other hand, the second differential circuit 30 composed of the pnp transistors 133 and 134 is the same as the differential circuit 2 composed of the aforementioned transistors 131 and 132.
Circuit constants similar to 0 (resistance value R112=R110=R121
= R125, resistance value R118 = R119 = R123 = R124, resistance value R126 = R127 = R128, constant current source current value I129
= I130), and by varying the external variable resistor 136, the base potential of the transistor 133 forming the differential circuit 30 is changed, and the current flowing through the transistors 133 and 134 is controlled,
Transistors 108 and 11 that perform amplitude limiting operation
The base potential of 1 can be determined arbitrarily.

以下動作を外付可変抵抗器136の設定条件別
に説明する。
The operation will be explained below for each setting condition of the external variable resistor 136.

() 条件 外付可変抵抗器136の抵抗値が
無限大の場合(第4図参照) この場合、トランジスタ133と134のベ
ース電位は同電位となり、定電流源130の電
流は各々に等しく分流され、トランジスタ10
8のベース電位V108bとトランジスタ109の
ベース電位とは同電位となる。更にこれはトラ
ンジスタ107のベース電位とも同電位であ
る。トランジスタ109はトランジスタ107
および108の直流レベルシフトを同様に補正
する働きをし、これによりトランジスタ110
のベース電位とトランジスタ111のベース電
位V111bとは同電位になるように構成されてい
る。そしてこれにより第4図cに示すように出
力端子105に信号波形は出力されない。
() Condition When the resistance value of the external variable resistor 136 is infinite (see Figure 4) In this case, the base potentials of the transistors 133 and 134 are the same potential, and the current of the constant current source 130 is equally divided into each. , transistor 10
The base potential V108b of transistor 8 and the base potential of transistor 109 are the same potential. Furthermore, this potential is also the same as the base potential of the transistor 107. Transistor 109 is transistor 107
and 108 to similarly compensate for the DC level shift of transistors 110 and 108.
The base potential of the transistor 111 and the base potential V111b of the transistor 111 are configured to be the same potential. As a result, no signal waveform is output to the output terminal 105 as shown in FIG. 4c.

() 条件 外付可変抵抗器136の抵抗値が
ゼロ(振幅制限制御端子135を接地)の場合
(第5図参照) この場合、トランジスタ133のベース電位
はバイアス端子102の電圧を抵抗121と1
22とで分割して決定される電位となり、トラ
ンジスタ133と134に流れる電流比は変化
する。このためトランジスタ108のベース電
位V108bは条件の場合に比べて高電位に、ま
たトランジスタ111のベース電位V111bは条
件の場合に比べて低電位となる。そしてこれ
により第5図cに示すように出力端子105に
入力信号波形がそのまま出力される。
() Conditions When the resistance value of the external variable resistor 136 is zero (amplitude limit control terminal 135 is grounded) (see Fig. 5), the base potential of the transistor 133 is equal to the voltage at the bias terminal 102 between the resistor 121 and the resistor 121.
22, and the ratio of currents flowing through transistors 133 and 134 changes. Therefore, the base potential V108b of the transistor 108 is higher than that under the condition, and the base potential V111b of the transistor 111 is lower than that under the condition. As a result, the input signal waveform is output as is to the output terminal 105 as shown in FIG. 5c.

() 条件 外付可変抵抗136の抵抗値を任
意に設定した場合(第6図参照) この場合、トランジスタ133のベース電位
はバイアス端子102の電圧を抵抗121と1
22および可変抵抗器136で分割して決定さ
れる電位となり、トランジスタ108,111
のベース電位V108、V111bは上記条件と条
件との中間の状態となり、可変抵抗136を
任意に設定することにより、従来例で説明した
ものと同様の動作を行ない、入力信号波形の高
電位側および低電位側を振幅制限した波形が第
6図cに示すように出力端子105に出力され
る。また、高電位側振幅と低電位側振幅は同振
幅で変化するという特長がある。
() Conditions When the resistance value of the external variable resistor 136 is arbitrarily set (see Figure 6), in this case, the base potential of the transistor 133 is the same as the voltage at the bias terminal 102 between the resistors 121 and 1.
22 and the variable resistor 136.
The base potentials V108 and V111b of V108 and V111b are intermediate between the above conditions, and by setting the variable resistor 136 arbitrarily, the same operation as that described in the conventional example is performed, and the high potential side and A waveform whose amplitude is limited on the low potential side is output to the output terminal 105 as shown in FIG. 6c. Another feature is that the high potential side amplitude and the low potential side amplitude change with the same amplitude.

このように、本実施例では外付可変抵抗器13
6を可変することにより、振幅制限制御端子13
5の直流電位を変化させ、トランジスタ133,
134からなる差動回路に流れる電流を制御し、
振幅制限を行なうトランジスタ108,111の
ベース電位を任意に決定するようにしており、1
つの端子に接続した可変抵抗器を可変することに
より、入力信号波形の高電位側および低電位側を
同時に振幅制限することが可能である。
In this way, in this embodiment, the external variable resistor 13
6, the amplitude limit control terminal 13
By changing the DC potential of transistors 133 and 5,
Controls the current flowing through the differential circuit consisting of 134,
The base potentials of the transistors 108 and 111 that perform amplitude limitation are arbitrarily determined, and 1
By varying the variable resistor connected to the two terminals, it is possible to simultaneously limit the amplitude of the high potential side and the low potential side of the input signal waveform.

なお、上記実施例では、外付可変抵抗器136
を振幅制限制御端子135と接地間に挿入する場
合について説明したが、この外付可変抵抗器13
6を振幅制限制御端子135と電源間に挿入し、
更にトランジスタ108のベース電位はトランジ
スタ134のコレクタより供給し、トランジスタ
109のベース電位はトランジスタ133のコレ
クタより供給するようにしてもよく、上記実施例
と同様の効果を期待できることは言うまでもな
い。
Note that in the above embodiment, the external variable resistor 136
The case where the external variable resistor 13 is inserted between the amplitude limit control terminal 135 and the ground has been explained.
6 is inserted between the amplitude limit control terminal 135 and the power supply,
Furthermore, the base potential of the transistor 108 may be supplied from the collector of the transistor 134, and the base potential of the transistor 109 may be supplied from the collector of the transistor 133, and it goes without saying that the same effects as in the above embodiment can be expected.

〔発明の効果〕〔Effect of the invention〕

以上のように、本発明によれば、差動回路を用
いて極性の異なる2つの制御電圧を発生する振幅
制御電圧発生回路を付加するように構成したの
で、端子数の削減が可能であり、振幅制限制御が
容易に行なえ、半導体集積回路化に適した回路構
成が得られる効果がある。
As described above, according to the present invention, since the amplitude control voltage generation circuit that generates two control voltages with different polarities is added using a differential circuit, the number of terminals can be reduced. This has the advantage that amplitude limit control can be easily performed and a circuit configuration suitable for semiconductor integrated circuits can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の振幅制限回路の一実施例を示す
構成図、第2図は第1図の回路の信号波形図、第
3図は本発明の一実施例による振幅制限回路を示
す構成図、第4図ないし第6図は第3図の回路の
信号波形を第3図の外付可変抵抗器の設定条件別
に示す波形図である。 40……振幅制御電圧発生回路、20,30…
…第1、第2の差動回路、126……抵抗(第1
の負荷)、127,128……抵抗(第2の負
荷)、131,132,133,134……トラ
ンジスタ、118,119,123,124……
抵抗、112,120,121,125……抵
抗、129,130……定電流源、101……入
力端子、102……バイアス端子、135……振
幅制限制御端子、136……可変抵抗器、106
……電源端子、50……振幅制限回路本体。
FIG. 1 is a block diagram showing an embodiment of a conventional amplitude limiting circuit, FIG. 2 is a signal waveform diagram of the circuit in FIG. 1, and FIG. 3 is a block diagram showing an amplitude limiting circuit according to an embodiment of the present invention. , FIGS. 4 to 6 are waveform diagrams showing signal waveforms of the circuit of FIG. 3 according to setting conditions of the external variable resistor of FIG. 3. 40... Amplitude control voltage generation circuit, 20, 30...
...first and second differential circuits, 126...resistor (first
load), 127, 128... Resistor (second load), 131, 132, 133, 134... Transistor, 118, 119, 123, 124...
Resistor, 112, 120, 121, 125... Resistor, 129, 130... Constant current source, 101... Input terminal, 102... Bias terminal, 135... Amplitude limit control terminal, 136... Variable resistor, 106
...Power supply terminal, 50...Amplitude limiting circuit body.

Claims (1)

【特許請求の範囲】[Claims] 1 入力信号波形の高電位側および低電位側を振
幅制限する振幅制限回路であつて、一対のトラン
ジスタのエミツタに各々抵抗が接続され、該各々
の抵抗の他端が共通接続され、該共通接続点に定
電流源が接続され、上記一対のトランジスタのベ
ースに各々抵抗が接続され、該各々の抵抗の他端
が共通接続されるとともに該共通接続点に同一の
バイアス電源が接続されてなる第1、第2の差動
回路、上記第1の差動回路の一方の入力端となつ
ている一方のトランジスタのベースに入力信号を
加えるための入力端子、上記入力信号が上記第1
の差動回路によりレベルシフトされて得られる信
号を取り出すための第1の負荷、上記第2の差動
回路の一方の入力端となつている一方のトランジ
スタのベースに接続された振幅制限制御端子、該
振幅制限制御端子と電源または接地との間に挿入
された可変抵抗器、及び上記第2の差動回路によ
り互いに極性の異なる2つの直流制御電圧を取り
出す2つの第2の負荷を備えた振幅制御電圧発生
回路と、上記第1の負荷により取り出された信号
を上記第2の負荷により取り出された2つの制御
電圧に応じて振幅制限する振幅制限回路本体とを
備えたことを特徴とする振幅制限回路。
1 An amplitude limiting circuit that limits the amplitude of a high potential side and a low potential side of an input signal waveform, in which a resistor is connected to the emitters of a pair of transistors, the other ends of the resistors are commonly connected, and the common connection A constant current source is connected to the point, a resistor is connected to the base of each of the pair of transistors, the other ends of the resistors are commonly connected, and the same bias power source is connected to the common connection point. 1, a second differential circuit, an input terminal for applying an input signal to the base of one transistor serving as one input terminal of the first differential circuit;
a first load for extracting a signal level-shifted by the differential circuit; an amplitude limiting control terminal connected to the base of one transistor serving as one input terminal of the second differential circuit; , a variable resistor inserted between the amplitude limiting control terminal and a power source or ground, and two second loads that take out two DC control voltages with different polarities from the second differential circuit. The present invention is characterized by comprising: an amplitude control voltage generation circuit; and an amplitude limiting circuit main body that limits the amplitude of a signal taken out by the first load according to two control voltages taken out by the second load. Amplitude limiting circuit.
JP58192877A 1983-10-14 1983-10-14 Amplitude limit circuit Granted JPS6084004A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58192877A JPS6084004A (en) 1983-10-14 1983-10-14 Amplitude limit circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58192877A JPS6084004A (en) 1983-10-14 1983-10-14 Amplitude limit circuit

Publications (2)

Publication Number Publication Date
JPS6084004A JPS6084004A (en) 1985-05-13
JPH0149206B2 true JPH0149206B2 (en) 1989-10-24

Family

ID=16298459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58192877A Granted JPS6084004A (en) 1983-10-14 1983-10-14 Amplitude limit circuit

Country Status (1)

Country Link
JP (1) JPS6084004A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2296271B1 (en) * 2008-06-09 2015-08-12 Shimadzu Corporation Limiter circuit

Also Published As

Publication number Publication date
JPS6084004A (en) 1985-05-13

Similar Documents

Publication Publication Date Title
US4833422A (en) Programmable gain instrumentation amplifier
GB2224900A (en) Bias voltage generator suitable for push-pull amplifier
EP0697766B1 (en) Buffer circuit with wide dynamic range
JPH0544845B2 (en)
JP2911038B2 (en) Multi-value drive circuit
JP2542722B2 (en) Asymmetric signal generation circuit
JPH0149206B2 (en)
US4461960A (en) High speed switching circuit
JPS6359197B2 (en)
US6559706B2 (en) Mixer circuitry
US4843302A (en) Non-linear temperature generator circuit
JPS6252486B2 (en)
JPS60134506A (en) differential amplifier
JPH0139014Y2 (en)
JPH0545147B2 (en)
JPS6258189B2 (en)
JPH03201809A (en) Differential output circuit
JPH0294811A (en) Level variable circuit
JPH01303917A (en) Interface circuit
JPH0683061B2 (en) Semiconductor logic circuit
JPH053929B2 (en)
JPS61184909A (en) Signal processing circuit
JPH0543210B2 (en)
JPH01293710A (en) Level variable circuit
JPH08340224A (en) Differential amplifier circuit