JPH0150143B2

JPH0150143B2 -

Info

Publication number: JPH0150143B2
Application number: JP57099835A
Authority: JP
Inventors: Mitsuhiro Ootsuki
Original assignee: NEC Home Electronics Ltd
Current assignee: NEC Home Electronics Ltd
Priority date: 1982-06-10
Filing date: 1982-06-10
Publication date: 1989-10-27
Also published as: JPS58218260A

Description

[Detailed description of the invention]

本発明は、データ伝送等において用いられる圧
縮データをデコードする方式に関するものであ
る。近来、各種のデータ伝送においては、同一論理
値のビツトが連続する場合、伝送所要時間を短縮
するため、連続した同一論理値の各ビツトを圧縮
した形により表現する圧縮データが用いられてお
り、これを受信側においてデコードする必要が生
じている。したがつて、従来においては、デコード用のプ
ログラムを準備のうえ、プロセツサによりプログ
ラムを実行させてデコード動作を行なつていた
が、伝送速度の向上に伴ない、プログラムの実行
によるデコード動作では、デコード用の所要時間
が比較的大であるため、デコード動作とデータ伝
送との間において時間的な不整合が生ずる欠点を
有するものとなつている。本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、若干の制御動作を行なう制御部
と、デコード専用回路との巧みな組み合せにより
高速のデコード動作を実現した極めて効果的な、
圧縮データのデコード方式を提供するものであ
る。以下、実施例を示す図によつて本発明の詳細を
説明するが、まず、本発明の基本思想から説明す
る。第１図は、本発明によるデコード動作の基本を
示す模式図であり、２ビツトの圧縮データをデコ
ードする例を示しており、スタート段階「０」に
おいては、まず圧縮データの第１ビツトが論理値
の“１”か“０”かを判別し、これに応じ第１段
階の「１」または「２」へ移行のうえ、更にこゝ
においても、圧縮データの第２ビツトが“１”か
“０”かを判別することにより、第２段階「３」
〜「６」において圧縮データに応じたデコード結
果を得るものとなつている。したがつて、一連の圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むアドレス
指定信号と対応したメモリのアドレスへ圧縮デー
タの内容を示すデコード用のデータおよびデコー
ド動作の終了すなわち第２段階の「３」〜「６」
を示す信号を格納し、圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むメモリか
らの読出しデータにより、メモリのアドレスを順
次に指定する動作を所定回数（第１図では２回）
反復し、デコード動作の終了を示す信号がメモリ
から読み出されたときにデコード動作を終了す
る。このときにおけるメモリからの読出しデータ
をデコード結果として取り出せばよいものとな
る。下表は、かゝるメモリの格納内容例を示す表で
あり、各アドレスと対応したデータの内容を記し
てある。 The present invention relates to a method for decoding compressed data used in data transmission and the like. In recent years, in various types of data transmission, in order to reduce the time required for transmission when bits of the same logical value are consecutive, compressed data has been used that expresses each consecutive bit of the same logical value in a compressed form. It is now necessary to decode this on the receiving side. Therefore, in the past, decoding operations were performed by preparing a decoding program and having a processor execute the program. The relatively long time required for the decoding operation results in a time mismatch between the decoding operation and the data transmission. The present invention aims to fundamentally eliminate such drawbacks of the conventional technology, and is an extremely effective system that achieves high-speed decoding by skillfully combining a control section that performs some control operations and a dedicated decoding circuit. ,
It provides a method for decoding compressed data. The details of the present invention will be explained below with reference to figures showing embodiments, but first, the basic idea of the present invention will be explained. FIG. 1 is a schematic diagram showing the basics of the decoding operation according to the present invention, and shows an example of decoding 2-bit compressed data. At the start stage "0", first the first bit of the compressed data is logical. It determines whether the value is “1” or “0” and moves to the first stage “1” or “2” accordingly, and also here also determines whether the second bit of the compressed data is “1” or “1”. By determining whether it is “0”, the second stage “3” is determined.
In steps 6 to 6, a decoding result corresponding to the compressed data is obtained. Therefore, the address designation signal that sequentially includes each bit constituting a series of compressed data as part of the address, the decoding data indicating the contents of the compressed data, and the end of the decoding operation, that is, the second Stages “3” to “6”
The operation of sequentially specifying the address of the memory is performed a predetermined number of times (twice in Fig. 1) using read data from the memory which stores a signal indicating the compressed data and sequentially includes each bit constituting the compressed data as part of the address.
The decoding operation is repeated, and the decoding operation ends when a signal indicating the end of the decoding operation is read from the memory. It is only necessary to take out the data read from the memory at this time as the decoding result. The table below shows an example of the contents stored in such a memory, and describes the contents of data corresponding to each address.

【表】すなわち、例えば“１”“１”の圧縮データを
デコードする場合には、まず、段階「０」におい
てアドレス“０”“１”“１”“１”“１”“１”
“１”“１”を指定してデータ“０”“０”“０”
“０”“０”“０”“０”“０”を読み出し、これの
ビツトD₀へ圧縮データの第１ビツト“１”を加
算し、“０”“０”“０”“０”“０”“０”“０”
“１”のアドレス指定信号を作成のうえ、これに
よつて段階「１」のアドレスを指定すれば、デー
タ“０”“０”“０”“０”“０”“１”“０”“０”
が読み出されるため、これのビツトD₀へ圧縮デ
ータの第２ビツト“１”を加算し、“０”“０”
“０”“０”“０”“１”“０”“１”のアドレス指定
信号を作成して段階「３」のアドレスを指定する
ことにより、データ“１”“０”“０”“０”“０”
“０”“０”“１”が読み出される。このため、データのビツトD₇をデコード動作
の終了を示す信号として用いると共に、データの
ビツトD₀〜D₃を圧縮データの内容を示すものと
しておけば、データのビツトD₀〜D₃によりデコ
ード結果が示されるものとなる。したがつて、上表においては、段階「３」〜
「６」におけるデータのビツトD₇には、デコード
動作の終了を示す信号として“１”が格納されて
いると共に、段階「３」〜「６」におけるデータ
のビツトD₀〜D₃には、各段階に応じて圧縮デー
タの内容を示す信号が格納されるものとなつてい
る。たゞし、上表は“０”の連続を示す圧縮データ
と対応するものであり、圧縮データは伝送上の約
束として、最初に連続した“０”を表現するもの
が伝送され、これについで連続した“１”を表現
するものが伝送され、これを反復するものとなつ
ているため、連続した“１”を表現した圧縮デー
タをデコードする目的上、上表のアドレスにおけ
る第６ビツトA₆を“１”とした同様の表を用意
し、これもメモリへ格納のうえ、連続した“０”
を表現したものか連続した“１”を表現したもの
かに応ずる圧縮データの種別にしたがい、メモリ
の格納エリアを指定することが必要となつてい
る。圧縮データの種別は、例えば、最初に特定状態
へ設定されかつデコード動作の終了を示す信号に
応じて反転動作を行なうフリツプフロツプ回路の
出力により指定する。第２図は、以上の基本思想およびメモリを用い
た具体的回路構成のブロツク図、第３図は第２図
における各部の波形を示すタイミングチヤートで
あり、メモリMMには前述の内容が格納されてお
り、これの読み出し出力がラツチ回路LATによ
り保持されたうえ、ゲート回路GATを介してメ
モリMMのアドレス指定信号として与えられるも
のになつており、これを反復することにより上述
のデコード動作が実現するものとなつている。また、制御部としてのプロセツサCPUは、入
出力回路Ｉ／Ｏおよびデータ母線DABを介して
圧縮データDAThが与えられると、これに応じて
書き込みパルスおよび読み出しパルスを送出する
と共に、アドレス母線ADBへこれらの各パルス
と同期したアドレス指定信号を送出し、これがデ
コーダDECによりデコードされてORゲートG₁〜
G₄のいずれかへ与えられるものとなつている。このため、まず書き込みパルスが“０”として
生ずると共に、デコーダDECの出力Q₄が“０”
となれば、このときORゲートG₂の出力ｍが
“１”のため、ANDゲートG₅の出力ａが“０”
となり、これによつてフリツプフロツプ回路（以
下、FFC）FF₁がリセツトされ、これの出力ｂが
“０”となり、ゲート回路GATの出力がオール
“１”を示す開放状態となることにより、上表に
示す段階「０」の状態となり、メモリMMのビツ
トD₀〜D₄から“０”“０”“０”“０”が読み出さ
れ、クロツクパルスｇに応じてラツチ回路LAT
により保持される。たゞし、このとき、圧縮データDAThがラツチ
回路LATにおける入力のD₀へ与えられているた
め、圧縮データDAThの第１ビツトがメモリMM
からの読み出し出力へ加算された形により含まれ
たうえ保持される。また、イニシヤルリセツトパルスｄにより
FFC・FF₂が特定状態としてこの場合はリセツト
され、出力ｅを“１”、出力ｆを“０”とし、出
力ｆがゲート回路GATにおける第６ビツトD₆へ
与えられる。ついで、クロツクパルスｃによりFFC・FF₁が
セツトされ、これの出力ｂが“１”となることに
より、ゲート回路GATがオン状態となれば、ラ
ツチ回路LATの保持出力ｉがメモリMMへアド
レス指定信号として与えられ、上表の段階「１」
または「２」の状態となり、これに応じたデータ
が読み出され、クロツクパルスｇに応じてラツチ
回路LATにより圧縮データDAThの第２ビツト
と共に保持されるため、これが再びゲート回路
GATを介しメモリMMへアドレス指定信号とし
て与えられる。このため、上表の段階「３」〜「６」中のいず
れかの状態となり、これに応じたデータがメモリ
MMから読み出されると共に、プロセツサCPU
が読み出しパルスを送出すると同時に、デコーダ
DECの出力Q₂を“０”とすることにより、“OR
ゲートG₂の出力ｍが“０”となり、これに応じ
てレジスタRGがメモリMMからの読み出し出力
を保持し、これの内容をデコード結果としてデー
タ母線DABを介してプロセツサCPUへ与える。なお、段階「３」〜「６」においては、メモリ
MMからデータの第７ビツトD₇が“１”の出力
ｊとなつて送出されるため、これに応じて
FFC・FF₃がセツトされ、その出力ｋをプロセツ
サCPUへ割込指令として与えることにより、プ
ロセツサCPUがレジスタRGの内容取り込みを行
なう。また、これについで、プロセツサCPUが書き
込みパルスを“０”として送出すると同時に、デ
コーダDECの出力Q₁を“０”とするため、ORゲ
ートG₁の出力ｌが“０”となり、これによつて
FFC・FF₃がリセツトされる。したがつて、FFC・FF₁の出力ｂが“０”とな
つてから、“１”へ復帰した時点からデコード動
作が開始され、FFC・FF₃の出力ｋが“０”とな
つた時点においてデコード動作を終了し、圧縮デ
ータDAThの到来に応じて以上の動作を反復す
る。なお、デコード結果は、プロセツサCPUにお
いて圧縮前の状態へ復元され、データ母線DAB
を介して所定の部位へ送出される。また、出力ｋが生じたとき、FFC・FF₂の出力
ｅは“１”となつているため、出力ｊに応ずる出
力ｋによりFFC・FF₂が反転してセツト状態とな
り、出力ｆを“１”とし、つぎに送られて来る連
続した“１”を表現する圧縮データDAThをデコ
ードするための格納エリヤを指定する。たゞし、この場合もデコード動作は上述と同様
に行なわれる。したがつて、プロセツサCPUは、若干の制御
動作を行なうのみとなり、プログラムが簡略化さ
れると共に、専用のデコード回路によりデコード
動作が行なわれるため、デコード所要時間が短縮
され、高伝送速度の圧縮データDAThをデコード
することが容易となる。なお、プロセツサCPUに各個別の出力ポート
があれば、出力ａ，ｌ，ｍ等を得るのにデコーダ
DECおよびORゲートG₁、G₂、G₄、ANDゲート
G₅等を用いる必要性が排除されると共に、
FFC・FF₁，FF₃およびレジスタRG等をメモリ
へ置換しても同様であり、プロセツサCPUの代
りに専用の制御回路を用いてもよい等、本発明は
種々の変形が自在である。以上の説明により明らかなとおり本発明によれ
ば、比較的簡単な構成により、圧縮データの高速
デコードが実現するため、各種のデータ伝送等に
用いて顕著な効果が得られる。[Table] For example, when decoding compressed data of "1""1", first, at stage "0", address "0""1""1""1""1""1" is decoded.
Specify “1” “1” and data “0” “0” “0”
Read out “0” “0” “0” “0” “0”, add the first bit “1” of the compressed data to this bit D ₀ , and add “0” “0” “0” “0” “ 0""0""0"
If an address designation signal of "1" is created and the address of stage "1" is specified by this, the data "0""0""0""0""0""1""0"" 0”
is read out, the second bit “ ₁ ” of the compressed data is added to this bit D0, and the result is “0” “0”.
By creating an addressing signal of “0” “0” “0” “1” “0” “1” and specifying the address of stage “3”, data “1” “0” “0” “0” is generated. ”“0”
“0”, “0”, and “1” are read. Therefore, if data bit D ₇ is used as a signal indicating the end of the decoding operation, and data bits D ₀ to D ₃ are used to indicate the contents of the compressed data, decoding can be performed using data bits D ₀ to _{D 3} . The results will be shown. Therefore, in the above table, stages "3" to
Bit _D7 of the data at stage "6" stores "1" as a signal indicating the end of the decoding operation, and bits _D0 to _D3 of the data at stages "3" to "6" store: A signal indicating the content of the compressed data is stored in accordance with each stage. However, the above table corresponds to compressed data that represents a series of "0"s, and as a transmission convention, compressed data that represents consecutive "0s" is transmitted first, and then Since the data representing continuous "1" is transmitted and this is repeated, for the purpose of decoding the compressed data representing continuous "1", the 6th bit A ₆ at the address in the above table is used. Prepare a similar table with "1", store it in memory, and write consecutive "0"
It is now necessary to specify the storage area of the memory according to the type of compressed data, depending on whether it represents ``1'' or continuous ``1''. The type of compressed data is specified, for example, by the output of a flip-flop circuit that is first set to a specific state and performs an inversion operation in response to a signal indicating the end of a decoding operation. Figure 2 is a block diagram of a specific circuit configuration using the above basic idea and memory, and Figure 3 is a timing chart showing the waveforms of each part in Figure 2.The above-mentioned contents are stored in the memory MM. The readout output of this is held by the latch circuit LAT and is given as an address designation signal for the memory MM via the gate circuit GAT, and by repeating this, the above decoding operation is realized. It has become something to do. Furthermore, when compressed data DATh is given via the input/output circuit I/O and the data bus line DAB, the processor CPU as a control unit sends write pulses and read pulses in response to this, and also sends out write pulses and read pulses to the address bus line ADB. It sends out an addressing signal synchronized with each pulse of , which is decoded by the decoder DEC and sent to the OR gate _G
It is supposed to be given to one of the _G4 . Therefore, the write pulse is first generated as “0” and the output _Q4 of the decoder DEC is “0”.
Then, since the output m of OR gate G ₂ is “1”, the output a of AND gate G ₅ is “0”.
As a result, the flip-flop circuit (hereinafter referred to as FFC) _FF1 is reset, its output b becomes "0", and the output of the gate circuit GAT becomes an open state indicating all "1", so that the above table is achieved. The state becomes _the stage "0" shown in FIG _.
is held by However, at this time, since the compressed data DATh is given to the input _D0 of the latch circuit LAT, the first bit of the compressed data DATh is transferred to the memory MM.
It is included and retained by being added to the readout output from the . In addition, the initial reset pulse d
In this case, FFC/ _FF2 is reset as a specific state, the output e is set to "1", the output f is set to "0", and the output f is applied to the sixth bit _D6 in the gate circuit GAT. Next, FFC FF ₁ is set by the clock pulse c, and its output b becomes "1", so that the gate circuit GAT is turned on, and the holding output i of the latch circuit LAT is sent as an address designation signal to the memory MM. is given as ``1'' in the table above.
or "2", and the corresponding data is read out and held together with the second bit of the compressed data DATh by the latch circuit LAT in response to the clock pulse g.
It is given as an address designation signal to the memory MM via the GAT. Therefore, the state will be in one of stages "3" to "6" in the table above, and the corresponding data will be stored in the memory.
Read from MM and processor CPU
At the same time as the decoder sends out a read pulse,
By setting DEC output Q ₂ to “0”, “OR”
The output m of the gate _G2 becomes "0", and in response, the register RG holds the read output from the memory MM, and provides the contents as a decoding result to the processor CPU via the data bus DAB. In addition, in stages "3" to "6", the memory
Since the 7th bit _D7 of data is sent from MM as output j of “1”, accordingly,
_FFC.FF3 is set, and by giving its output k to the processor CPU as an interrupt command, the processor CPU reads the contents of the register RG. Furthermore, at the same time as the processor CPU sends out the write pulse as "0", the output _Q1 of the decoder DEC becomes "0", so the output l of the OR gate _G1 becomes "0", which causes Tsute
FFC/FF ₃ is reset. Therefore, the decoding operation starts from the time when the output b of FFC/FF ₁ becomes "0" and then returns to "1", and when the output k of FFC/FF ₃ becomes "0", the decoding operation starts. The decoding operation is completed, and the above operation is repeated in response to the arrival of compressed data DATh. The decoded result is restored to the state before compression in the processor CPU and transferred to the data bus DAB.
It is sent to a predetermined site via. Furthermore, when the output k occurs, the output e of the FFC/FF ₂ is "1", so the output k corresponding to the output j inverts the FFC/FF ₂ to the set state, causing the output f to be "1". ” and designates the storage area for decoding the compressed data DATh representing consecutive “1”s sent next. However, in this case as well, the decoding operation is performed in the same manner as described above. Therefore, the processor CPU only performs a few control operations, which simplifies the program.Since the decoding operation is performed by a dedicated decoding circuit, the time required for decoding is shortened, and compressed data can be processed at high transmission speeds. It becomes easy to decode DATh. Note that if the processor CPU has individual output ports, a decoder is required to obtain outputs a, l, m, etc.
DEC and OR gates G ₁ , G ₂ , G ₄ , AND gates
The need to use G ₅ etc. is eliminated, and
The present invention can be modified in various ways, such as replacing the FFCs FF ₁ , FF ₃ , register RG, etc. with memories, and using a dedicated control circuit instead of the processor CPU. As is clear from the above description, according to the present invention, high-speed decoding of compressed data is realized with a relatively simple configuration, so that remarkable effects can be obtained when used in various data transmissions.

[Brief explanation of drawings]

第１図は本発明の基本思想を示す模式図、第２
図は本発明の実施例を示すブロツク図、第３図は
第２図における各部の波形を示すタイミングチヤ
ートである。 MM……メモリ、LAT……ラツチ回路、GAT
……ゲート回路、RG……レジスタ、CPU……プ
ロセツサ（制御部）、FF₂……FFC（フリツプフロ
ツプ回路）。 Figure 1 is a schematic diagram showing the basic idea of the present invention, Figure 2 is a schematic diagram showing the basic idea of the present invention.
The figure is a block diagram showing an embodiment of the present invention, and FIG. 3 is a timing chart showing waveforms of various parts in FIG. MM...Memory, LAT...Latch circuit, GAT
...Gate circuit, RG...Register, CPU...Processor (control unit), _FF2 ...FFC (flip-flop circuit).

Claims

[Claims]

1. Send data for decoding according to the type of compressed data and a signal indicating the end of the decoding operation to the memory address corresponding to the address designation signal that sequentially includes each bit constituting a series of compressed data as part of the address. The type of the compressed data is designated by the output of a flip-flop circuit which is initially set to a specific state and performs an inversion operation in response to a signal indicating the end of the decoding operation, and controls the control unit based on the compressed data. Accordingly, the operation of sequentially specifying the address of the memory by data read from the memory that sequentially includes each bit constituting the compressed data as part of the address is repeated, and the signal indicating the end of the decoding operation is A method for decoding compressed data, characterized in that the decoding operation is completed when the data is read from the memory, and the data read from the memory at this time is taken out as a decoding result.