JPH0150143B2 - - Google Patents
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- Publication number
- JPH0150143B2 JPH0150143B2 JP57099835A JP9983582A JPH0150143B2 JP H0150143 B2 JPH0150143 B2 JP H0150143B2 JP 57099835 A JP57099835 A JP 57099835A JP 9983582 A JP9983582 A JP 9983582A JP H0150143 B2 JPH0150143 B2 JP H0150143B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- compressed data
- decoding
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
本発明は、データ伝送等において用いられる圧
縮データをデコードする方式に関するものであ
る。 近来、各種のデータ伝送においては、同一論理
値のビツトが連続する場合、伝送所要時間を短縮
するため、連続した同一論理値の各ビツトを圧縮
した形により表現する圧縮データが用いられてお
り、これを受信側においてデコードする必要が生
じている。 したがつて、従来においては、デコード用のプ
ログラムを準備のうえ、プロセツサによりプログ
ラムを実行させてデコード動作を行なつていた
が、伝送速度の向上に伴ない、プログラムの実行
によるデコード動作では、デコード用の所要時間
が比較的大であるため、デコード動作とデータ伝
送との間において時間的な不整合が生ずる欠点を
有するものとなつている。 本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、若干の制御動作を行なう制御部
と、デコード専用回路との巧みな組み合せにより
高速のデコード動作を実現した極めて効果的な、
圧縮データのデコード方式を提供するものであ
る。 以下、実施例を示す図によつて本発明の詳細を
説明するが、まず、本発明の基本思想から説明す
る。 第１図は、本発明によるデコード動作の基本を
示す模式図であり、２ビツトの圧縮データをデコ
ードする例を示しており、スタート段階「０」に
おいては、まず圧縮データの第１ビツトが論理値
の“１”か“０”かを判別し、これに応じ第１段
階の「１」または「２」へ移行のうえ、更にこゝ
においても、圧縮データの第２ビツトが“１”か
“０”かを判別することにより、第２段階「３」
〜「６」において圧縮データに応じたデコード結
果を得るものとなつている。 したがつて、一連の圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むアドレス
指定信号と対応したメモリのアドレスへ圧縮デー
タの内容を示すデコード用のデータおよびデコー
ド動作の終了すなわち第２段階の「３」〜「６」
を示す信号を格納し、圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むメモリか
らの読出しデータにより、メモリのアドレスを順
次に指定する動作を所定回数（第１図では２回）
反復し、デコード動作の終了を示す信号がメモリ
から読み出されたときにデコード動作を終了す
る。このときにおけるメモリからの読出しデータ
をデコード結果として取り出せばよいものとな
る。 下表は、かゝるメモリの格納内容例を示す表で
あり、各アドレスと対応したデータの内容を記し
てある。
縮データをデコードする方式に関するものであ
る。 近来、各種のデータ伝送においては、同一論理
値のビツトが連続する場合、伝送所要時間を短縮
するため、連続した同一論理値の各ビツトを圧縮
した形により表現する圧縮データが用いられてお
り、これを受信側においてデコードする必要が生
じている。 したがつて、従来においては、デコード用のプ
ログラムを準備のうえ、プロセツサによりプログ
ラムを実行させてデコード動作を行なつていた
が、伝送速度の向上に伴ない、プログラムの実行
によるデコード動作では、デコード用の所要時間
が比較的大であるため、デコード動作とデータ伝
送との間において時間的な不整合が生ずる欠点を
有するものとなつている。 本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、若干の制御動作を行なう制御部
と、デコード専用回路との巧みな組み合せにより
高速のデコード動作を実現した極めて効果的な、
圧縮データのデコード方式を提供するものであ
る。 以下、実施例を示す図によつて本発明の詳細を
説明するが、まず、本発明の基本思想から説明す
る。 第１図は、本発明によるデコード動作の基本を
示す模式図であり、２ビツトの圧縮データをデコ
ードする例を示しており、スタート段階「０」に
おいては、まず圧縮データの第１ビツトが論理値
の“１”か“０”かを判別し、これに応じ第１段
階の「１」または「２」へ移行のうえ、更にこゝ
においても、圧縮データの第２ビツトが“１”か
“０”かを判別することにより、第２段階「３」
〜「６」において圧縮データに応じたデコード結
果を得るものとなつている。 したがつて、一連の圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むアドレス
指定信号と対応したメモリのアドレスへ圧縮デー
タの内容を示すデコード用のデータおよびデコー
ド動作の終了すなわち第２段階の「３」〜「６」
を示す信号を格納し、圧縮データを構成する各ビ
ツトをアドレスの一部として順次に含むメモリか
らの読出しデータにより、メモリのアドレスを順
次に指定する動作を所定回数（第１図では２回）
反復し、デコード動作の終了を示す信号がメモリ
から読み出されたときにデコード動作を終了す
る。このときにおけるメモリからの読出しデータ
をデコード結果として取り出せばよいものとな
る。 下表は、かゝるメモリの格納内容例を示す表で
あり、各アドレスと対応したデータの内容を記し
てある。
【表】
すなわち、例えば“１”“１”の圧縮データを
デコードする場合には、まず、段階「０」におい
てアドレス“０”“１”“１”“１”“１”“１”
“１”“１”を指定してデータ“０”“０”“０”
“０”“０”“０”“０”“０”を読み出し、これの
ビツトD0へ圧縮データの第１ビツト“１”を加
算し、“０”“０”“０”“０”“０”“０”“０”
“１”のアドレス指定信号を作成のうえ、これに
よつて段階「１」のアドレスを指定すれば、デー
タ“０”“０”“０”“０”“０”“１”“０”“０”
が読み出されるため、これのビツトD0へ圧縮デ
ータの第２ビツト“１”を加算し、“０”“０”
“０”“０”“０”“１”“０”“１”のアドレス指定
信号を作成して段階「３」のアドレスを指定する
ことにより、データ“１”“０”“０”“０”“０”
“０”“０”“１”が読み出される。 このため、データのビツトD7をデコード動作
の終了を示す信号として用いると共に、データの
ビツトD0〜D3を圧縮データの内容を示すものと
しておけば、データのビツトD0〜D3によりデコ
ード結果が示されるものとなる。 したがつて、上表においては、段階「３」〜
「６」におけるデータのビツトD7には、デコード
動作の終了を示す信号として“１”が格納されて
いると共に、段階「３」〜「６」におけるデータ
のビツトD0〜D3には、各段階に応じて圧縮デー
タの内容を示す信号が格納されるものとなつてい
る。 たゞし、上表は“０”の連続を示す圧縮データ
と対応するものであり、圧縮データは伝送上の約
束として、最初に連続した“０”を表現するもの
が伝送され、これについで連続した“１”を表現
するものが伝送され、これを反復するものとなつ
ているため、連続した“１”を表現した圧縮デー
タをデコードする目的上、上表のアドレスにおけ
る第６ビツトA6を“１”とした同様の表を用意
し、これもメモリへ格納のうえ、連続した“０”
を表現したものか連続した“１”を表現したもの
かに応ずる圧縮データの種別にしたがい、メモリ
の格納エリアを指定することが必要となつてい
る。 圧縮データの種別は、例えば、最初に特定状態
へ設定されかつデコード動作の終了を示す信号に
応じて反転動作を行なうフリツプフロツプ回路の
出力により指定する。 第２図は、以上の基本思想およびメモリを用い
た具体的回路構成のブロツク図、第３図は第２図
における各部の波形を示すタイミングチヤートで
あり、メモリMMには前述の内容が格納されてお
り、これの読み出し出力がラツチ回路LATによ
り保持されたうえ、ゲート回路GATを介してメ
モリMMのアドレス指定信号として与えられるも
のになつており、これを反復することにより上述
のデコード動作が実現するものとなつている。 また、制御部としてのプロセツサCPUは、入
出力回路Ｉ／Ｏおよびデータ母線DABを介して
圧縮データDAThが与えられると、これに応じて
書き込みパルスおよび読み出しパルスを送出する
と共に、アドレス母線ADBへこれらの各パルス
と同期したアドレス指定信号を送出し、これがデ
コーダDECによりデコードされてORゲートG1〜
G4のいずれかへ与えられるものとなつている。 このため、まず書き込みパルスが“０”として
生ずると共に、デコーダDECの出力Q4が“０”
となれば、このときORゲートG2の出力ｍが
“１”のため、ANDゲートG5の出力ａが“０”
となり、これによつてフリツプフロツプ回路（以
下、FFC）FF1がリセツトされ、これの出力ｂが
“０”となり、ゲート回路GATの出力がオール
“１”を示す開放状態となることにより、上表に
示す段階「０」の状態となり、メモリMMのビツ
トD0〜D4から“０”“０”“０”“０”が読み出さ
れ、クロツクパルスｇに応じてラツチ回路LAT
により保持される。 たゞし、このとき、圧縮データDAThがラツチ
回路LATにおける入力のD0へ与えられているた
め、圧縮データDAThの第１ビツトがメモリMM
からの読み出し出力へ加算された形により含まれ
たうえ保持される。 また、イニシヤルリセツトパルスｄにより
FFC・FF2が特定状態としてこの場合はリセツト
され、出力ｅを“１”、出力ｆを“０”とし、出
力ｆがゲート回路GATにおける第６ビツトD6へ
与えられる。 ついで、クロツクパルスｃによりFFC・FF1が
セツトされ、これの出力ｂが“１”となることに
より、ゲート回路GATがオン状態となれば、ラ
ツチ回路LATの保持出力ｉがメモリMMへアド
レス指定信号として与えられ、上表の段階「１」
または「２」の状態となり、これに応じたデータ
が読み出され、クロツクパルスｇに応じてラツチ
回路LATにより圧縮データDAThの第２ビツト
と共に保持されるため、これが再びゲート回路
GATを介しメモリMMへアドレス指定信号とし
て与えられる。 このため、上表の段階「３」〜「６」中のいず
れかの状態となり、これに応じたデータがメモリ
MMから読み出されると共に、プロセツサCPU
が読み出しパルスを送出すると同時に、デコーダ
DECの出力Q2を“０”とすることにより、“OR
ゲートG2の出力ｍが“０”となり、これに応じ
てレジスタRGがメモリMMからの読み出し出力
を保持し、これの内容をデコード結果としてデー
タ母線DABを介してプロセツサCPUへ与える。 なお、段階「３」〜「６」においては、メモリ
MMからデータの第７ビツトD7が“１”の出力
ｊとなつて送出されるため、これに応じて
FFC・FF3がセツトされ、その出力ｋをプロセツ
サCPUへ割込指令として与えることにより、プ
ロセツサCPUがレジスタRGの内容取り込みを行
なう。 また、これについで、プロセツサCPUが書き
込みパルスを“０”として送出すると同時に、デ
コーダDECの出力Q1を“０”とするため、ORゲ
ートG1の出力ｌが“０”となり、これによつて
FFC・FF3がリセツトされる。 したがつて、FFC・FF1の出力ｂが“０”とな
つてから、“１”へ復帰した時点からデコード動
作が開始され、FFC・FF3の出力ｋが“０”とな
つた時点においてデコード動作を終了し、圧縮デ
ータDAThの到来に応じて以上の動作を反復す
る。 なお、デコード結果は、プロセツサCPUにお
いて圧縮前の状態へ復元され、データ母線DAB
を介して所定の部位へ送出される。 また、出力ｋが生じたとき、FFC・FF2の出力
ｅは“１”となつているため、出力ｊに応ずる出
力ｋによりFFC・FF2が反転してセツト状態とな
り、出力ｆを“１”とし、つぎに送られて来る連
続した“１”を表現する圧縮データDAThをデコ
ードするための格納エリヤを指定する。 たゞし、この場合もデコード動作は上述と同様
に行なわれる。 したがつて、プロセツサCPUは、若干の制御
動作を行なうのみとなり、プログラムが簡略化さ
れると共に、専用のデコード回路によりデコード
動作が行なわれるため、デコード所要時間が短縮
され、高伝送速度の圧縮データDAThをデコード
することが容易となる。 なお、プロセツサCPUに各個別の出力ポート
があれば、出力ａ，ｌ，ｍ等を得るのにデコーダ
DECおよびORゲートG1、G2、G4、ANDゲート
G5等を用いる必要性が排除されると共に、
FFC・FF1，FF3およびレジスタRG等をメモリ
へ置換しても同様であり、プロセツサCPUの代
りに専用の制御回路を用いてもよい等、本発明は
種々の変形が自在である。 以上の説明により明らかなとおり本発明によれ
ば、比較的簡単な構成により、圧縮データの高速
デコードが実現するため、各種のデータ伝送等に
用いて顕著な効果が得られる。
デコードする場合には、まず、段階「０」におい
てアドレス“０”“１”“１”“１”“１”“１”
“１”“１”を指定してデータ“０”“０”“０”
“０”“０”“０”“０”“０”を読み出し、これの
ビツトD0へ圧縮データの第１ビツト“１”を加
算し、“０”“０”“０”“０”“０”“０”“０”
“１”のアドレス指定信号を作成のうえ、これに
よつて段階「１」のアドレスを指定すれば、デー
タ“０”“０”“０”“０”“０”“１”“０”“０”
が読み出されるため、これのビツトD0へ圧縮デ
ータの第２ビツト“１”を加算し、“０”“０”
“０”“０”“０”“１”“０”“１”のアドレス指定
信号を作成して段階「３」のアドレスを指定する
ことにより、データ“１”“０”“０”“０”“０”
“０”“０”“１”が読み出される。 このため、データのビツトD7をデコード動作
の終了を示す信号として用いると共に、データの
ビツトD0〜D3を圧縮データの内容を示すものと
しておけば、データのビツトD0〜D3によりデコ
ード結果が示されるものとなる。 したがつて、上表においては、段階「３」〜
「６」におけるデータのビツトD7には、デコード
動作の終了を示す信号として“１”が格納されて
いると共に、段階「３」〜「６」におけるデータ
のビツトD0〜D3には、各段階に応じて圧縮デー
タの内容を示す信号が格納されるものとなつてい
る。 たゞし、上表は“０”の連続を示す圧縮データ
と対応するものであり、圧縮データは伝送上の約
束として、最初に連続した“０”を表現するもの
が伝送され、これについで連続した“１”を表現
するものが伝送され、これを反復するものとなつ
ているため、連続した“１”を表現した圧縮デー
タをデコードする目的上、上表のアドレスにおけ
る第６ビツトA6を“１”とした同様の表を用意
し、これもメモリへ格納のうえ、連続した“０”
を表現したものか連続した“１”を表現したもの
かに応ずる圧縮データの種別にしたがい、メモリ
の格納エリアを指定することが必要となつてい
る。 圧縮データの種別は、例えば、最初に特定状態
へ設定されかつデコード動作の終了を示す信号に
応じて反転動作を行なうフリツプフロツプ回路の
出力により指定する。 第２図は、以上の基本思想およびメモリを用い
た具体的回路構成のブロツク図、第３図は第２図
における各部の波形を示すタイミングチヤートで
あり、メモリMMには前述の内容が格納されてお
り、これの読み出し出力がラツチ回路LATによ
り保持されたうえ、ゲート回路GATを介してメ
モリMMのアドレス指定信号として与えられるも
のになつており、これを反復することにより上述
のデコード動作が実現するものとなつている。 また、制御部としてのプロセツサCPUは、入
出力回路Ｉ／Ｏおよびデータ母線DABを介して
圧縮データDAThが与えられると、これに応じて
書き込みパルスおよび読み出しパルスを送出する
と共に、アドレス母線ADBへこれらの各パルス
と同期したアドレス指定信号を送出し、これがデ
コーダDECによりデコードされてORゲートG1〜
G4のいずれかへ与えられるものとなつている。 このため、まず書き込みパルスが“０”として
生ずると共に、デコーダDECの出力Q4が“０”
となれば、このときORゲートG2の出力ｍが
“１”のため、ANDゲートG5の出力ａが“０”
となり、これによつてフリツプフロツプ回路（以
下、FFC）FF1がリセツトされ、これの出力ｂが
“０”となり、ゲート回路GATの出力がオール
“１”を示す開放状態となることにより、上表に
示す段階「０」の状態となり、メモリMMのビツ
トD0〜D4から“０”“０”“０”“０”が読み出さ
れ、クロツクパルスｇに応じてラツチ回路LAT
により保持される。 たゞし、このとき、圧縮データDAThがラツチ
回路LATにおける入力のD0へ与えられているた
め、圧縮データDAThの第１ビツトがメモリMM
からの読み出し出力へ加算された形により含まれ
たうえ保持される。 また、イニシヤルリセツトパルスｄにより
FFC・FF2が特定状態としてこの場合はリセツト
され、出力ｅを“１”、出力ｆを“０”とし、出
力ｆがゲート回路GATにおける第６ビツトD6へ
与えられる。 ついで、クロツクパルスｃによりFFC・FF1が
セツトされ、これの出力ｂが“１”となることに
より、ゲート回路GATがオン状態となれば、ラ
ツチ回路LATの保持出力ｉがメモリMMへアド
レス指定信号として与えられ、上表の段階「１」
または「２」の状態となり、これに応じたデータ
が読み出され、クロツクパルスｇに応じてラツチ
回路LATにより圧縮データDAThの第２ビツト
と共に保持されるため、これが再びゲート回路
GATを介しメモリMMへアドレス指定信号とし
て与えられる。 このため、上表の段階「３」〜「６」中のいず
れかの状態となり、これに応じたデータがメモリ
MMから読み出されると共に、プロセツサCPU
が読み出しパルスを送出すると同時に、デコーダ
DECの出力Q2を“０”とすることにより、“OR
ゲートG2の出力ｍが“０”となり、これに応じ
てレジスタRGがメモリMMからの読み出し出力
を保持し、これの内容をデコード結果としてデー
タ母線DABを介してプロセツサCPUへ与える。 なお、段階「３」〜「６」においては、メモリ
MMからデータの第７ビツトD7が“１”の出力
ｊとなつて送出されるため、これに応じて
FFC・FF3がセツトされ、その出力ｋをプロセツ
サCPUへ割込指令として与えることにより、プ
ロセツサCPUがレジスタRGの内容取り込みを行
なう。 また、これについで、プロセツサCPUが書き
込みパルスを“０”として送出すると同時に、デ
コーダDECの出力Q1を“０”とするため、ORゲ
ートG1の出力ｌが“０”となり、これによつて
FFC・FF3がリセツトされる。 したがつて、FFC・FF1の出力ｂが“０”とな
つてから、“１”へ復帰した時点からデコード動
作が開始され、FFC・FF3の出力ｋが“０”とな
つた時点においてデコード動作を終了し、圧縮デ
ータDAThの到来に応じて以上の動作を反復す
る。 なお、デコード結果は、プロセツサCPUにお
いて圧縮前の状態へ復元され、データ母線DAB
を介して所定の部位へ送出される。 また、出力ｋが生じたとき、FFC・FF2の出力
ｅは“１”となつているため、出力ｊに応ずる出
力ｋによりFFC・FF2が反転してセツト状態とな
り、出力ｆを“１”とし、つぎに送られて来る連
続した“１”を表現する圧縮データDAThをデコ
ードするための格納エリヤを指定する。 たゞし、この場合もデコード動作は上述と同様
に行なわれる。 したがつて、プロセツサCPUは、若干の制御
動作を行なうのみとなり、プログラムが簡略化さ
れると共に、専用のデコード回路によりデコード
動作が行なわれるため、デコード所要時間が短縮
され、高伝送速度の圧縮データDAThをデコード
することが容易となる。 なお、プロセツサCPUに各個別の出力ポート
があれば、出力ａ，ｌ，ｍ等を得るのにデコーダ
DECおよびORゲートG1、G2、G4、ANDゲート
G5等を用いる必要性が排除されると共に、
FFC・FF1，FF3およびレジスタRG等をメモリ
へ置換しても同様であり、プロセツサCPUの代
りに専用の制御回路を用いてもよい等、本発明は
種々の変形が自在である。 以上の説明により明らかなとおり本発明によれ
ば、比較的簡単な構成により、圧縮データの高速
デコードが実現するため、各種のデータ伝送等に
用いて顕著な効果が得られる。
第１図は本発明の基本思想を示す模式図、第２
図は本発明の実施例を示すブロツク図、第３図は
第２図における各部の波形を示すタイミングチヤ
ートである。 MM……メモリ、LAT……ラツチ回路、GAT
……ゲート回路、RG……レジスタ、CPU……プ
ロセツサ（制御部）、FF2……FFC（フリツプフロ
ツプ回路）。
図は本発明の実施例を示すブロツク図、第３図は
第２図における各部の波形を示すタイミングチヤ
ートである。 MM……メモリ、LAT……ラツチ回路、GAT
……ゲート回路、RG……レジスタ、CPU……プ
ロセツサ（制御部）、FF2……FFC（フリツプフロ
ツプ回路）。
Claims (1)
- １ 一連の圧縮データを構成する各ビツトをアド
レスの一部として順次に含むアドレス指定信号と
対応したメモリのアドレスへ前記圧縮データの種
別に応じたデコード用のデータおよびデコード動
作の終了を示す信号を格納し、最初に特定状態へ
設定されかつ前記デコード動作の終了を示す信号
に応じて反転動作を行なうフリツプフロツプ回路
の出力により前記圧縮データの種別を指定し、前
記圧縮データに基づく制御部の制御に応じて前記
圧縮データを構成する各ビツトをアドレスの一部
として順次に含む前記メモリからの読出しデータ
により前記メモリのアドレスを順次に指定する動
作を反復し、前記デコード動作の終了を示す信号
が前記メモリから読出されたとき前記デコード動
作を終了すると共にこのときにおける前記メモリ
からの読出しデータをデコード結果として取り出
すことを特徴とした圧縮データのデコード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9983582A JPS58218260A (ja) | 1982-06-10 | 1982-06-10 | 圧縮デ−タのデコ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9983582A JPS58218260A (ja) | 1982-06-10 | 1982-06-10 | 圧縮デ−タのデコ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218260A JPS58218260A (ja) | 1983-12-19 |
| JPH0150143B2 true JPH0150143B2 (ja) | 1989-10-27 |
Family
ID=14257866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9983582A Granted JPS58218260A (ja) | 1982-06-10 | 1982-06-10 | 圧縮デ−タのデコ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218260A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105931A (en) * | 1977-02-28 | 1978-09-14 | Hitachi Ltd | Decoding system for variable length code |
| JPS573471A (en) * | 1980-06-09 | 1982-01-08 | Mitsubishi Electric Corp | Decoder |
-
1982
- 1982-06-10 JP JP9983582A patent/JPS58218260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58218260A (ja) | 1983-12-19 |
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