JPH0160792B2 - - Google Patents
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- JPH0160792B2 JPH0160792B2 JP55121507A JP12150780A JPH0160792B2 JP H0160792 B2 JPH0160792 B2 JP H0160792B2 JP 55121507 A JP55121507 A JP 55121507A JP 12150780 A JP12150780 A JP 12150780A JP H0160792 B2 JPH0160792 B2 JP H0160792B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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Description
【発明の詳細な説明】
本発明は、半導体集積回路のテスト回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a test circuit for semiconductor integrated circuits.
最近の半導体集積回路技術の進歩により集積度
は著しく向上し、マイクロ・コンピユータも中央
処理装置（CPU）とROM、RAM等の記憶装置
及び入出力のための回路を１つのチツプの上に登
載した１チツプマイクロコンピユータが現われ
た。このような半導体集積回路（以下LSIとい
う）のテストを効率的に行なうためには、通常動
作を行なうモードの他に特別なテストモードをも
つことが良く行なわれる。そして、LSIをこのテ
ストモードに設定するために入力端子をもち、そ
こに、ある入力を印加することによりテストモー
ドに設定している。ところが、その一方でLSIの
機能強化に伴ない、LSIと外部とのインターフエ
イスをとるための端子数の制限はますます大きな
ものとなつてきている。このことは通常動作モー
ドでは使用せず、テストモードに設定するために
のみ使用する端子を持つことと相反する要請であ
り、事実現段階においても、通常動作モードにお
いて使用している端子の入力段に特種な多値論理
回路を設けて、通常動作モードで使用する以外の
値の入力を印加することによつてテストモードに
設定し、テストモード設定のための専用端子を持
たないテスト回路が考案されている。しかし、こ
の方式によりテストの効率化及び端子数の制限に
対してはかなりの改善は得られたが、通常動作モ
ードにおける動作を効率的にテストするという点
から考えると、末だ解消されない欠点がある。こ
れは、テストモードに設定する端子を通常動作で
使用するピンと共通にし、印加する入力電圧の値
により切り換えようとしたことに起因する制限
で、テストモードにおいてはこのテスト用の端子
を通常動作レベルの入力としては使えないという
問題である。 Recent advances in semiconductor integrated circuit technology have significantly improved the degree of integration, and microcomputers now include a central processing unit (CPU), storage devices such as ROM and RAM, and input/output circuits on a single chip. A one-chip microcomputer appeared. In order to efficiently test such semiconductor integrated circuits (hereinafter referred to as LSI), it is common practice to have a special test mode in addition to the normal operation mode. In order to set the LSI to this test mode, it has an input terminal, and by applying a certain input thereto, the LSI is set to the test mode. However, on the other hand, as the functionality of LSIs increases, the number of terminals required to interface between LSIs and the outside world is becoming increasingly limited. This contradicts the requirement of having a pin that is not used in the normal operation mode and is used only for setting the test mode, and even in the implementation stage, the input stage of the pin used in the normal operation mode is A test circuit that does not have a dedicated terminal for setting the test mode has been devised, in which the test mode is set by providing a special multi-value logic circuit in the circuit and applying an input value other than that used in the normal operation mode. has been done. However, although this method has significantly improved test efficiency and limited the number of pins, it still has drawbacks that cannot be overcome from the point of view of efficiently testing operations in normal operation mode. be. This is a limitation due to the fact that the terminal set for test mode is the same as the pin used for normal operation, and it is attempted to switch according to the value of the applied input voltage. The problem is that it cannot be used as an input.
第１図は従来のテスト回路の一例の回路図であ
る。 FIG. 1 is a circuit diagram of an example of a conventional test circuit.
第１図において、１はLSIの外部端子であり２
はLSI内部のレベルシフト回路である。またVCC
は電源電圧を示し、３はテストモード設定用の信
号、４はインバータ、そしてNORゲート５の出
力は通常動作モードで使用する信号である。 In Figure 1, 1 is the external terminal of the LSI, and 2
is a level shift circuit inside the LSI. Also VCC
indicates the power supply voltage, 3 is a signal for setting the test mode, 4 is an inverter, and the output of the NOR gate 5 is a signal used in the normal operation mode.
第２図は第１図に示す回路の各部に現われる信
号の特性図である。 FIG. 2 is a characteristic diagram of signals appearing in each part of the circuit shown in FIG. 1.
第２図において、信号６はレベルシフト回路の
出力信号、信号７はNORゲート５の出力信号を
示し、VINは端子１に印加する電圧を示す。また
縦軸に示したVCC−αのαは負荷のトランジスタ
による電圧降下分である。この図のように、入力
電圧VINが電源電圧以下では信号６は接地
（GND）レベルでテストモードに設定するための
信号は「高」にならない。ところが、VINがVCC
の値よりさらに大きくなると、信号６は図のよう
に上昇し「高」となり、テストモードと設定され
る。この時、信号７は「低」となる。信号７は第
１図のような回路例のために「低」となるが、こ
の場合このような回路ではテストモード設定中は
通常動作モードで使用するNORゲート５の出力
のような信号がある値に固定されてしまい、値を
変更できないという欠点がある。 In FIG. 2, signal 6 shows the output signal of the level shift circuit, signal 7 shows the output signal of NOR gate 5, and V IN shows the voltage applied to terminal 1. Further, α of V CC −α shown on the vertical axis is the voltage drop due to the load transistor. As shown in this figure, when the input voltage V IN is less than the power supply voltage, the signal 6 is at the ground (GND) level and the signal for setting the test mode does not become "high". However, V IN becomes V CC
When the value becomes even larger than the value of , the signal 6 rises to "high" as shown in the figure, and the test mode is set. At this time, signal 7 becomes "low". Signal 7 is "low" for the example circuit shown in Figure 1, in which case there is a signal such as the output of NOR gate 5 used in the normal operating mode while the test mode is set. The disadvantage is that the value is fixed and cannot be changed.
本発明は上記欠点を除去し、テストモード設定
のための信号を保持回路で保持してLSIの外部端
子（テスト端子）を通常動作モードでも使用でき
るようにした半導体集積回路のテスト回路を提供
するものである。 The present invention eliminates the above-mentioned drawbacks and provides a test circuit for a semiconductor integrated circuit in which a signal for setting a test mode is held in a holding circuit so that external terminals (test terminals) of an LSI can be used even in a normal operation mode. It is something.
本発明の半導体集積回路のテスト回路は、被試
験半導体集積回路の外部端子への入力が被試験半
導体集積回路をテストモードに設定するレベルと
なる信号を出力するレベルシフト回路と、テスト
モードに設定するレベル以外の入力が印加されて
も前記レベルシフト回路の出力を保持するフリツ
プフロツプ回路とを含んで構成される。 A test circuit for a semiconductor integrated circuit according to the present invention includes a level shift circuit that outputs a signal whose input to an external terminal of the semiconductor integrated circuit under test has a level that sets the semiconductor integrated circuit under test in a test mode; and a flip-flop circuit that maintains the output of the level shift circuit even if an input level other than the input level is applied.
本発明を実施例により説明する。 The present invention will be explained by examples.
第３図は本発明の一実施例の回路図である。 FIG. 3 is a circuit diagram of one embodiment of the present invention.
第３図において、１〜５は第１図と同じであ
る。この実施例の回路はレベルシフト回路２とフ
リツプフロツプ回路１０を有していることが特徴
である。 In FIG. 3, 1 to 5 are the same as in FIG. The circuit of this embodiment is characterized by having a level shift circuit 2 and a flip-flop circuit 10.
第１図の従来例では、テストモード設定のため
の信号３を直接LSIの内部でテストモード設定の
ための制御信号として使用したが、本実施例で
は、この信号をインバータ８，９の２段で受け、
テストモード設定用のフリツプフロツプ回路１０
に入力している。また、このフリツプフロツプ回
路１０には、負荷トランジスタQ1と容量C1から
成るパワーオンリセツト回路１２の出力をインバ
ータ１３で反転させた信号を入力している。 In the conventional example shown in FIG. 1, the signal 3 for setting the test mode was directly used as a control signal for setting the test mode inside the LSI, but in this embodiment, this signal is transferred to two stages of inverters 8 and 9. Receive it at
Flip-flop circuit 10 for test mode setting
is being entered. Further, a signal obtained by inverting the output of a power-on reset circuit 12 consisting of a load transistor Q 1 and a capacitor C 1 by an inverter 13 is input to this flip-flop circuit 10 .
第４図は第３図に示す一実施例の各部に現われ
る信号の波形図である。 FIG. 4 is a waveform diagram of signals appearing in various parts of the embodiment shown in FIG. 3.
第４図において、１４は電源電圧投入直後の電
源電圧の変化を示し、１５はパワーオンリセツト
回路１２の出力信号、１６はインバータ１３の出
力信号を示す。電源電圧が一定の動作電圧に上昇
していくに伴い、パワーオンリセツト回路１２の
出力は負荷トランジスタQ1と容量C1とで定まる
一定の遅延の後、電源電圧の変化に追随して上昇
していく。このためインバータ１３の出力１６
は、ある値まで電源電圧の上昇に伴つて上昇する
がパワーオンリセツト回路１２の出力１５がイン
バータ１３を反転させる値より大きくなるため、
一定時間後反転し、「低」レベルとなる。この過
程の中で、フリツプフロツプ回路１０はリセツト
されLSI内部でテストモード設定用に使用する信
号１１は「低」となる。これにより、電源電圧投
入直後は常に通常動作モードに設定される。ここ
でテストモードに設定するために端子１より信号
３を「高」にするのに充分な電圧を与え、信号３
を「高」として、テストモード設定用フリツプフ
ロツプ回路１０を反転させ、テストモード設定信
号１１を「高」とする。この場合、一度テストモ
ード設定フリツプフロツプ回路１０をテストモー
ド状態にセツトしてしまえば、信号３は「高」レ
ベルに保つ必要がない。従つて、端子１は通常動
作レベルの端子として使用可能となる。 In FIG. 4, 14 shows the change in the power supply voltage immediately after the power supply voltage is turned on, 15 shows the output signal of the power-on reset circuit 12, and 16 shows the output signal of the inverter 13. As the power supply voltage increases to a constant operating voltage, the output of the power-on reset circuit 12 increases following the change in the power supply voltage after a certain delay determined by the load transistor Q1 and the capacitor C1 . To go. Therefore, the output 16 of the inverter 13
increases as the power supply voltage rises up to a certain value, but since the output 15 of the power-on reset circuit 12 becomes larger than the value that inverts the inverter 13,
After a certain period of time, it reverses and becomes a "low" level. During this process, the flip-flop circuit 10 is reset and the signal 11 used for setting the test mode inside the LSI becomes "low". As a result, the normal operation mode is always set immediately after the power supply voltage is turned on. Here, in order to set the test mode, apply enough voltage to make signal 3 "high" from terminal 1, and
is set to "high", the test mode setting flip-flop circuit 10 is inverted, and the test mode setting signal 11 is set to "high". In this case, once the test mode setting flip-flop circuit 10 is set to the test mode state, signal 3 does not need to be kept at a "high" level. Therefore, terminal 1 can be used as a terminal at a normal operating level.
以上詳細に説明したように、本発明によれば、
従来の方式に少数の回路を付加しただけで、より
効率的なテスト回路を構成することができるので
その効果は大きい。 As explained in detail above, according to the present invention,
The effect is significant because a more efficient test circuit can be constructed by simply adding a small number of circuits to the conventional method.
第１図は従来のテスト回路の一例の回路図、第
２図は第１図に示す回路の各部に現われる信号の
特性図、第３図は本発明の一実施例の回路図、第
４図は第３図に示す一実施例の各部に現われる信
号の波形図である。
１……LSIの外部端子、２……レベルシフト回
路、３……テストモード設定信号、４……インバ
ータ、５……NORゲート、６……レベルシフト
回路２の出力信号、７……NORゲート５の出力
信号、８，９……インバータ、１０……フリツプ
フロツプ回路、１１……テストモード設定信号、
１２……パワーオンリセツト回路、１３……イン
バータ、１４……電源電圧値、１５……パワーオ
ンリセツト回路の出力信号、１６……インバータ
１３の出力信号。
Figure 1 is a circuit diagram of an example of a conventional test circuit, Figure 2 is a characteristic diagram of signals appearing in each part of the circuit shown in Figure 1, Figure 3 is a circuit diagram of an embodiment of the present invention, and Figure 4. 4 is a waveform diagram of signals appearing in various parts of the embodiment shown in FIG. 3. FIG. 1...External terminal of LSI, 2...Level shift circuit, 3...Test mode setting signal, 4...Inverter, 5...NOR gate, 6...Output signal of level shift circuit 2, 7...NOR gate 5 output signal, 8, 9...inverter, 10...flip-flop circuit, 11...test mode setting signal,
12... Power-on reset circuit, 13... Inverter, 14... Power supply voltage value, 15... Output signal of power-on reset circuit, 16... Output signal of inverter 13.
Claims (1)
作用の信号とをうける半導体集積回路において、
前記テスト用の信号が入力された場合、該信号を
保持回路にセツトすることによつて、テストモー
ド時に前記外部端子から前記通常動作用の信号が
入力できるようにしたことを特徴とする半導体集
積回路のテスト回路。1. In a semiconductor integrated circuit that receives test signals and normal operation signals from the same external terminal,
The semiconductor integrated circuit is characterized in that when the test signal is input, the signal is set in a holding circuit so that the normal operation signal can be input from the external terminal during the test mode. circuit test circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121507A JPS5745471A (en) | 1980-09-02 | 1980-09-02 | Testing circuit for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121507A JPS5745471A (en) | 1980-09-02 | 1980-09-02 | Testing circuit for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745471A JPS5745471A (en) | 1982-03-15 |
| JPH0160792B2 true JPH0160792B2 (en) | 1989-12-25 |
Family
ID=14812901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121507A Granted JPS5745471A (en) | 1980-09-02 | 1980-09-02 | Testing circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745471A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19528733C1 (en) * | 1995-08-04 | 1997-01-02 | Siemens Ag | Integrated circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734458Y2 (en) * | 1975-11-07 | 1982-07-29 | ||
| JPS52123662A (en) * | 1976-04-09 | 1977-10-18 | Seiko Instr & Electronics Ltd | Ic inspection circuit in electronic watches |
| NL7704005A (en) * | 1977-04-13 | 1977-06-30 | Philips Nv | INTEGRATED CIRCUIT. |
-
1980
- 1980-09-02 JP JP55121507A patent/JPS5745471A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745471A (en) | 1982-03-15 |
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