JPH0213948B2 - - Google Patents
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- Publication number
- JPH0213948B2 JPH0213948B2 JP58227918A JP22791883A JPH0213948B2 JP H0213948 B2 JPH0213948 B2 JP H0213948B2 JP 58227918 A JP58227918 A JP 58227918A JP 22791883 A JP22791883 A JP 22791883A JP H0213948 B2 JPH0213948 B2 JP H0213948B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- thick film
- layer
- forming
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing of the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
Landscapes
- Electrodes Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は導体層の形成方法に係り、特に、密着
型イメージセンサの駆動回路部等の厚膜導体層の
付着強度が、センサ部のアモルフアスシリコン層
の着膜に際して低下するのを防止するための方法
に関する。
型イメージセンサの駆動回路部等の厚膜導体層の
付着強度が、センサ部のアモルフアスシリコン層
の着膜に際して低下するのを防止するための方法
に関する。
近年、急速に実用化が進められているアモルフ
アス半導体は、大面積化が容易であり、組成の自
由度が大きく、電気的特性や光学的特性が広範囲
にわたつて制御できること等の長所を最大限に利
用して、種々の分野への応用が試みられている。
アス半導体は、大面積化が容易であり、組成の自
由度が大きく、電気的特性や光学的特性が広範囲
にわたつて制御できること等の長所を最大限に利
用して、種々の分野への応用が試みられている。
その１つとして、密着型イメージセンサの駆動
回路部を厚膜回路で構成すると共に、センサ部を
アモルフアス水素化シリコン等のアモルフアス半
導体で構成したものが考えられている。
回路部を厚膜回路で構成すると共に、センサ部を
アモルフアス水素化シリコン等のアモルフアス半
導体で構成したものが考えられている。
厚膜回路は製造工数が少なく安価で、周囲条件
に強く、大電力に耐え得えるという長所を有して
おり、アモルフアス半導体との共存が望まれれて
いる反面、薄膜等に比べ、膜質がち密でないこと
から、以下の如き不都合が発生することがある。
に強く、大電力に耐え得えるという長所を有して
おり、アモルフアス半導体との共存が望まれれて
いる反面、薄膜等に比べ、膜質がち密でないこと
から、以下の如き不都合が発生することがある。
厚膜形成工程は、高温域における焼成工程を含
むため、厚膜回路パターンの形成後にアモルフア
ス半導体層の形成がなされるのが通常である。
むため、厚膜回路パターンの形成後にアモルフア
ス半導体層の形成がなされるのが通常である。
例えば、駆動回路部を金の厚膜パターン（金パ
ターン）によつて形成した後に、センサ部として
のアモルフアス水素化シリコン層をプラズマ
CVD法等によつて堆積する際、シラン、水素等
のガスプラズマが金パターンの膜質に損傷を与え
たり、あるいは、金パターンとセラミツク基板と
の間に前記ガスプラズマが介入したりすることに
より、金パターンの該セラミツク基板への密着強
度が低下する。従つて、この厚膜回路（金パター
ン）上に半導体チツプを塔載させるためのワイヤ
ボンデイング工程において、特に、膜の剥離がひ
んぱんに発生し、歩留り低下の原因となつてい
た。
ターン）によつて形成した後に、センサ部として
のアモルフアス水素化シリコン層をプラズマ
CVD法等によつて堆積する際、シラン、水素等
のガスプラズマが金パターンの膜質に損傷を与え
たり、あるいは、金パターンとセラミツク基板と
の間に前記ガスプラズマが介入したりすることに
より、金パターンの該セラミツク基板への密着強
度が低下する。従つて、この厚膜回路（金パター
ン）上に半導体チツプを塔載させるためのワイヤ
ボンデイング工程において、特に、膜の剥離がひ
んぱんに発生し、歩留り低下の原因となつてい
た。
本発明は、前記実情に鑑みてなされたもので、
周囲の環境条件によつて剥離することのない良好
な厚膜パターンを形成し、配線基板の歩留り向上
を目的とするものである。
周囲の環境条件によつて剥離することのない良好
な厚膜パターンを形成し、配線基板の歩留り向上
を目的とするものである。
上記目的を達成するために、本発明は、通常の
厚膜パターンと貴金属からなるメタロオーガニツ
クとを重ね合わせて二重構造の導体パターンを形
成することを特徴とするものである。
厚膜パターンと貴金属からなるメタロオーガニツ
クとを重ね合わせて二重構造の導体パターンを形
成することを特徴とするものである。
すなわち、この発明では、厚膜パターン上に貴
金属からなるメタロオーガニツクパターンを重ね
た構成あるいはメタロオーガニツク上に厚膜パタ
ーンを重ねた構成等をとることにより、周囲の環
境変化にも強い導体パターンを提供しようとする
ものである。
金属からなるメタロオーガニツクパターンを重ね
た構成あるいはメタロオーガニツク上に厚膜パタ
ーンを重ねた構成等をとることにより、周囲の環
境変化にも強い導体パターンを提供しようとする
ものである。
以下、本発明を、本発明の実施例に基づいて詳
細に説明する。
細に説明する。
まず、96％のアルミナ基板１上に、250メツシ
ユの所定のスクリーンを用いて、金ペーストを印
刷し、乾燥した後、870〜930℃の焼成炉で所定時
間、焼成を行ない第１図に示す如く、膜厚４〜
6μｍの金の厚膜パターン２を形成する。なお、
このアルミナ基板１上のセンサ形成部には表面を
円滑にするためグレーズ加工部分４があらかじめ
形成されている。
ユの所定のスクリーンを用いて、金ペーストを印
刷し、乾燥した後、870〜930℃の焼成炉で所定時
間、焼成を行ない第１図に示す如く、膜厚４〜
6μｍの金の厚膜パターン２を形成する。なお、
このアルミナ基板１上のセンサ形成部には表面を
円滑にするためグレーズ加工部分４があらかじめ
形成されている。
次いで、上記スクリーンと同一パターンを有す
るスクリーンを用い、商品名A3725で市販されて
いるエンゲルハード社製のメタロオーガニツク金
を印刷し、乾燥した後、930℃の焼成炉で所定時
間焼成を行ない、第２図に示す如く、膜厚数1000
Åのメタロオーガニツク金パターン３を形成す
る。
るスクリーンを用い、商品名A3725で市販されて
いるエンゲルハード社製のメタロオーガニツク金
を印刷し、乾燥した後、930℃の焼成炉で所定時
間焼成を行ない、第２図に示す如く、膜厚数1000
Åのメタロオーガニツク金パターン３を形成す
る。
このようにして金の厚膜パターン２上にメタロ
オーガニツク金パターン３の重ねられた２層構造
の導体層を形成し、さらに所定の処理を施すこと
により、厚膜回路よりなる駆動回路部Ａを形成す
る。
オーガニツク金パターン３の重ねられた２層構造
の導体層を形成し、さらに所定の処理を施すこと
により、厚膜回路よりなる駆動回路部Ａを形成す
る。
この後、センサ部の形成がなされるわけであ
る。まず、該アルミナ基板上のグレーズ加工され
た部分４に蒸着法によつて厚膜4000Åのクロム薄
膜を着膜した後、フオトリソグラフイにより、下
部電極として所定形状のクロム電極５のパターニ
ングを行なう。
る。まず、該アルミナ基板上のグレーズ加工され
た部分４に蒸着法によつて厚膜4000Åのクロム薄
膜を着膜した後、フオトリソグラフイにより、下
部電極として所定形状のクロム電極５のパターニ
ングを行なう。
そして更に第３図を示す如く、プラズマCVD
法により、光導電体層としてのアモルフアス水素
化シリコン層６を堆積する。この工程では、マス
クとして基板上に、所定形状の板状体７を載置す
ることにより、不要部にはアモルフアス水素化シ
リコン層５は堆積されない。なお、このアモルフ
アス水素化シリコン層の膜厚は1μｍである。
法により、光導電体層としてのアモルフアス水素
化シリコン層６を堆積する。この工程では、マス
クとして基板上に、所定形状の板状体７を載置す
ることにより、不要部にはアモルフアス水素化シ
リコン層５は堆積されない。なお、このアモルフ
アス水素化シリコン層の膜厚は1μｍである。
次いで、前記板状体７を除去した後、第４図に
示す如く、所定形状のメタルマスク（図示せず）
を介して、上部電極としての酸化インジウム錫電
極８を約0.1μｍの膜厚で着膜する。
示す如く、所定形状のメタルマスク（図示せず）
を介して、上部電極としての酸化インジウム錫電
極８を約0.1μｍの膜厚で着膜する。
最後に、厚膜回路によつて形成された前記駆動
回路部と、センサ部との接続を、ワイヤボンデイ
ング等によつて完了させることにより、密着型イ
メージセンサが完成される。
回路部と、センサ部との接続を、ワイヤボンデイ
ング等によつて完了させることにより、密着型イ
メージセンサが完成される。
このように、金の厚膜パターン２をメタロオー
ガニツク金パターン３によつて保護した構造をと
ることにより、膜厚を大幅に厚くすることなく、
この厚膜回路は、アモルフアス水素化シリコン層
形成のためのプラズマCVD工程におけるシラン、
水素等のガスプラズマ雰囲気中でも、損傷を受け
ることなく、良好な厚膜の状態を維持することが
できる。従つて、ワイヤボンデイング工程におい
て、膜の剥離を生じたりすることもなく、密着型
イメージセンサとしての製造歩留りも大幅に向上
する。
ガニツク金パターン３によつて保護した構造をと
ることにより、膜厚を大幅に厚くすることなく、
この厚膜回路は、アモルフアス水素化シリコン層
形成のためのプラズマCVD工程におけるシラン、
水素等のガスプラズマ雰囲気中でも、損傷を受け
ることなく、良好な厚膜の状態を維持することが
できる。従つて、ワイヤボンデイング工程におい
て、膜の剥離を生じたりすることもなく、密着型
イメージセンサとしての製造歩留りも大幅に向上
する。
なお、実施例においては、金の厚膜パターン上
にメタロオーガニツク金パターンを形成したが、
逆に、メタロオーガニツク金パターン上に金の厚
膜パターンを形成した構造も有効である。すなわ
ち、メタロオーガニツク層は、厚膜パターン上に
形成される場合のみならず、厚膜パターンの下側
に形成された場合にも基板との密着性が高めら
れ、剥離の生じにくい良好な導体パターンを得る
ことができる。
にメタロオーガニツク金パターンを形成したが、
逆に、メタロオーガニツク金パターン上に金の厚
膜パターンを形成した構造も有効である。すなわ
ち、メタロオーガニツク層は、厚膜パターン上に
形成される場合のみならず、厚膜パターンの下側
に形成された場合にも基板との密着性が高めら
れ、剥離の生じにくい良好な導体パターンを得る
ことができる。
また、厚膜パターンは、必ずしも金に限定され
ることなく、銀、パラジウム等他の金属を用いた
場合にも同様の効果を得ることができる。この場
合、パターンの形成にエツチング工程が入る場合
には、エツチングの作業性の面からは、同系金属
のメタロオーガニツクを使用することが望ましい
が、必ずしも同系である必要はない。すなわち、
銀の厚膜パターンをメタロオーガニツクパラジウ
ムで保護した構造等も有効である。
ることなく、銀、パラジウム等他の金属を用いた
場合にも同様の効果を得ることができる。この場
合、パターンの形成にエツチング工程が入る場合
には、エツチングの作業性の面からは、同系金属
のメタロオーガニツクを使用することが望ましい
が、必ずしも同系である必要はない。すなわち、
銀の厚膜パターンをメタロオーガニツクパラジウ
ムで保護した構造等も有効である。
更にまた、メタロオーガニツク層はスクリーン
印刷法による形成のみならず、ブラツシング法
（はけ塗り法）、スプレー法等によつて形成しても
良い。
印刷法による形成のみならず、ブラツシング法
（はけ塗り法）、スプレー法等によつて形成しても
良い。
加えて、この方法は密着型イメージセンサの形
成に限定されることなく、広く半導体素子の製造
に有効であり、後続工程において厚膜配線基板が
ガスプラズマ雰囲気中にさらされる場合において
は、特に有効である。
成に限定されることなく、広く半導体素子の製造
に有効であり、後続工程において厚膜配線基板が
ガスプラズマ雰囲気中にさらされる場合において
は、特に有効である。
以上、説明してきたように、本発明によれば、
通常の厚膜パターンとメタロオーガニツクパター
ンとの２層構造によつて導体パターンを形成して
いるため、後続する製造工程中等における周囲の
環境条件においても損傷を受けることのない密着
性の良好な導体層を得ることができると共に、ひ
いては装置全体としての歩留りを向上させ得る。
通常の厚膜パターンとメタロオーガニツクパター
ンとの２層構造によつて導体パターンを形成して
いるため、後続する製造工程中等における周囲の
環境条件においても損傷を受けることのない密着
性の良好な導体層を得ることができると共に、ひ
いては装置全体としての歩留りを向上させ得る。
第１図乃至第４図は、本発明実施例の導体層の
形成方法に基づいた密着型イメージセンサの製造
工程を示す概略図である。 １……アルミナ基板、２……金の厚膜パター
ン、３……メタロオーガニツク金パターン、４…
…グレーズ加工された部分、５……クロム電極、
６……アモルフアス水素化シリコン層、７……板
状体、８……酸化インジウム錫電極、Ａ……駆動
回路部。
形成方法に基づいた密着型イメージセンサの製造
工程を示す概略図である。 １……アルミナ基板、２……金の厚膜パター
ン、３……メタロオーガニツク金パターン、４…
…グレーズ加工された部分、５……クロム電極、
６……アモルフアス水素化シリコン層、７……板
状体、８……酸化インジウム錫電極、Ａ……駆動
回路部。
Claims (1)
- 【特許請求の範囲】 １ 基板への導体層の形成方法において 厚膜導体層を形成する厚膜導体層形成工程と、 貴金属からなるメタロオーガニツク層を形成す
るメタロオーガニツク層形成工程とを具備し、 該厚膜導体層と該メタロオーガニツク層とが積
層された２層構造の導体層を形成するようにした
ことを特徴とする導体層の形成方法。 ２ 前記メタロオーガニツク層は、該厚膜導体層
の形成後に形成されるようにしたことを特徴とす
る特許請求の範囲第１項記載の導体層の形成方
法。 ３ 前記メタロオーガニツク層は、該厚膜導体層
の形成に先立つて形成されるようにしたことを特
徴とする特許請求の範囲第１項記載の導体層の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227918A JPS60120518A (ja) | 1983-12-02 | 1983-12-02 | 導体層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227918A JPS60120518A (ja) | 1983-12-02 | 1983-12-02 | 導体層の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120518A JPS60120518A (ja) | 1985-06-28 |
| JPH0213948B2 true JPH0213948B2 (ja) | 1990-04-05 |
Family
ID=16868335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227918A Granted JPS60120518A (ja) | 1983-12-02 | 1983-12-02 | 導体層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120518A (ja) |
-
1983
- 1983-12-02 JP JP58227918A patent/JPS60120518A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60120518A (ja) | 1985-06-28 |
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