JPH0347777B2 - - Google Patents
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- JPH0347777B2 JPH0347777B2 JP58037500A JP3750083A JPH0347777B2 JP H0347777 B2 JPH0347777 B2 JP H0347777B2 JP 58037500 A JP58037500 A JP 58037500A JP 3750083 A JP3750083 A JP 3750083A JP H0347777 B2 JPH0347777 B2 JP H0347777B2
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はGaAs論理集積回路に関するものであ
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうち、GaAsIC実
現上最も重要なFETとしてはシヨツトキーゲー
ト型FET（MESFET）を用いるが、これには大
別して２種類ある。すなわちノーマリオン型
FETとノーマリオフ型FETである。前者はゲー
ト電圧がソース電極に対し零の時ドレイン・ソー
ス間が導通状態にあり、デプレシヨン型とも呼ば
れ、後者は、ゲート電圧零の時非導通状態にあり
エンハンスメント型とも呼称されている。以下、
ノーマリオン型FETをDFET、ノーマリオフ型
FETをEFETと呼ぶ。DFETを基本FETとした
回路がBFL、SDFLであり、EFETを基本FETと
した回路がDCFLである。第１図にBFL、第２図
にSDFL、第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１，１１1〜１１4と負荷となるDFET１
２を直列に配し、入力信号VINを反転させる。こ
の反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロアDFET１３、シヨツト
キーダイオード１４，１４1〜１４3および電流源
としてのDFET１５からなるレベルシフト回路を
設けている。このレベルシフト回路には電流源と
してのDFET１５によつて常に電流が流れており
従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行う。即ち、論理ゲート用シヨツトキーダイ
オード２３，２３1，２３2、レベルシフト用シヨ
ツトキーダイオード２４および電流源用DFET２
５により入力部レベルシフト回路を構成して、イ
ンバータのドライバEFET２１を動作させる信号
レベルを得ている。これはBFLのソースフオロ
ワFETに相当するFETがないこと、論理ゲート
としてBFLのようにFET群１１を使わずにシヨ
ツトキーダイオード２３を用いていることのため
にBFLに比べ消費電力は小さくなるが、しかし
やはりレベルシフトのために電力を消費せざるを
得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べ動作速度はやや遅いという傾向があ
る。消費電力については、GaAsはSiのように
MOS構造の実現が困難であるためCMOS回路が
得られず、DCFLでさえもSi−CMOSより１桁以
上大きくなつている。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSiICの例
をそのまま適用したもので、GaAsの場合Siに比
べて熱伝導率が小さいということもあつて、その
上限はSiに比べて低い可能性もある。そこで、数
1000ゲート規模以上のGaAsLSIを実現しようと
すれば、ゲート当りの消費電力は数100μW以下
にする必要がある。BFLやSDFLでこれを実現す
るのは無理であるし、DCFLを用いても、困難を
伴なうことが予想される。またDCFLの場合、集
積度が大きくなつた時増大する負荷のために動作
速度の遅くなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。従つてゲート当りの伝播遅延時間τpdの負荷
依存性はDCFLの場合大きい。このことはICの高
集積化にとつてもう一つの問題となる。即ちLSI
においては１つの論理ゲートから次の論理ゲート
まで信号を伝えるための配線長は平均で数mmにも
及ぶようになるため、接地面との間の容量は大き
な負荷となるし、又、多層配線のクロスオーバー
部の容量も負荷となる。その上、１つの論理ゲー
トの出力は一般にいくつかの論理ゲートの入力に
接続されることが回路構成上必要で、この次段の
入力容量も大きな負荷となる。これらの容量負荷
は、幅4μｍの配線で100〜200fF／mm，4μｍx4μｍ
のクロスオーバーでは５〜10fF／個、フアンア
ウト１つ当り100〜200fF程度と見積られ、IC中
の平均配線長を３mm、平均フアンアウトを３、平
均クロスオーバーを20個とすると、１論理ゲート
が負う出力容量は0.7〜1.4pFとなる。これはゲー
ト長1μｍ、ゲート幅10〜20μｍ程度のFETで構成
されるDCFL論理ゲートの場合、電流駆動能力数
ｍＡとすれば数100psecのτpdに相当する。更に、
ICの外部回路とのインタフエースを考えると、
出力回路は内部回路の容量負荷より１桁以上大き
な負荷を駆動する必要が生じる。この出力回路に
おいてICの速度を損わないようにすると、出力
回路のFETの駆動電流は数10ｍＡ以上必要とな
り、電源電圧１〜3VとしてもICの出力数10〜20
個でも出力回路だけの消費電力が1W程度になつ
てしまう。 以上のように、低消費電力性と高速性を保ちな
がらなおかつ、LSIレベルの集積度をGaAsICで
実現しようとすると、現在知られている回路構成
では極めて困難を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン，
オフさせ、疑似相補型の動作を行わせる。具体的
にはドライバとしてのEFET（第１のGaAsFET）
と負荷としてのDFET（第２のGaAsFET）の間
にレベルシフト用のシヨツトキーGaAsダイオー
ドを１個以上介在させたインバータを構成し、入
力信号により制御されて所定の制御電源を第２の
GaAsFETのゲートに選択的に供給するDFET
（第３のGaAsFET）を設けると共に、第２の
GaAsFETのドレイン・ゲート間にゲート・ソー
ス間を共通接続したDFET（第４のGaAsFET）
を介在させる。そして、各素子特性および各部の
電位関係を設定することにより、入力信号が高
レベルで第１のGaAsFETがオンとなるとき、第
３のGaAsFETをオンにして第２のGaAsFETに
そのゲート・ソース間電圧がピンチオフ電圧以下
となるような制御電圧を与えて、第２の
GaAsFETをオフにする。例えば第３の
GaAsFETの飽和ドレイン電流（ゲート・ソース
間電圧が零のときのドレイン電流）を第４の
GaAsFETのそれより大きくしておけば、前記制
御電源をほぼそのまま第２のGaAsFETのゲート
に与えてこれをオフにすることができる。また
入力信号が低レベルで第１のGaAsFETがオフに
なるとき、第３のGaAsFETをオフにして第４の
GaAsFETを介して第２のGaAsFETのゲートに
主電源電圧を与えてこれをオンにする。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行わせる。この結果、ドライバFETがオ
ンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。また負荷FETを制御するための第３，
第４のGaAsFETの回路部分は負荷FETのみを負
荷とするので駆動能力の小さい低消費電力構造と
しても高速性が損われない。 従つて本発明によれば、低消費電力でかつ高速
動作が可能なGaAsLSIを実現することができる。 〔発明の実施例〕 次に本発明を、実施例を示しながら詳細に説明
する。第５図に一実施例の回路を示す。ドライバ
となるEFET（第１のGaAsFET）５１と負荷と
なるDFET（第２のGaAsFET）５２を主電源VDD
と接地間に直列接続してインバータを構成するの
が基本である。EFET５１のドレインとDFET５
２のソース間にはレベルシフト用のシヨツトキー
GaAsダイオード５４，５４1，５４2を設けてい
る。負荷としてのDFET５２のゲートはDFET
（第３のGaAsFET）５３を介して制御電源VSSに
接続すると共に、ゲート・ソース間を共通接続し
たDFET（第４のGaAsFET）５５を介してドレ
イン、即ち主電源VDDに接続している。ここで
DFET５３はその飽和ドレイン電流がDFET５５
のそれより大きくなるように設定されている。ま
た制御電源VSSは主電源VDDに対して０＜VSS＜
VDDなる所定の値に設定されている。入力信号
VINはシヨツトキーGaAsダイオード５６を介し
てEFET５１のゲートに供給されると同時に、
DFET５３のゲートにも直接供給されるようにな
つている。出力信号VOUTはEFET５１のドレイン
から取出される。 この回路の動作は次のように説明できる。 まず入力信号VINが高レベルVHであると、ドラ
イバのEFET５１とDFET５３はオン（導通状
態）となる。その条件は、DFET５３のピンチオ
フ電圧をVP2、EFET５１のスレツシヨルド電圧
をVthとすると、 VH＞VSS＋VP2 VH−VD＞Vth と表わされる。但し、VP2は負、Vthは正であり、
またVDはダイオード５６の両端電圧（ほぼ立上
り電圧）である。 このとき、DFET５３がオンであつて、その飽
和ドレイン電流がDFET５５のそれより大きいこ
とから、DFET５３のドレイン電位はほぼVSSと
なり、これが負荷のDFET５２のゲートに印加さ
れる。一方、EFET５１がオンであるから、もし
DFET５２がオンであれば主電源VDDからDFET
５２→ダイオード５４1，５４2→EFET５１を通
つて接地へと電流が流れる。このとき出力端電位
をVOUT1、ダイオード５４1，５４2での電圧降下
を２×VDとすると、DFET５２のソース電位は VOUT1＋２×VD である。DFET５２のピンチオフ電圧をVP1（負）
とすれば、 VSS＜VOUT1＋２×VD＋VP1 が成立するとDFET５２はオフ（非導通状態）と
なる。そのための十分条件は、VOUT０である
から、 VSS＜２×VD＋VP1 ′ となる。 こうして、〜′の条件を満たすことによつ
て、DFET５２の過去の状態の如何にかかわら
ず、入力信号VINが高レベルVHのとき、EFET５
１はオン、DFET５２はオフとなる。 次に入力信号VINが低レベルVLであると、
DFET５３とEFET５１はオフとなる。その条件
は VL＜VSS＋VP2 VL−VD＜Vth と表わされる。このとき、DFET５３がオフとな
るのでそのドレイン電位はほぼ主電源VDD電位と
なり、これがDFET５２のゲートに印加される。
これによりDFET５２はオンとなりそのソース電
位はほぼVDDとなる。従つて出力信号VOUT2は VOUT2＝VDD−２×VD となる。 以上のように、入力が高レベルVHであると出
力はほぼ０（接地電位）、入力が低レベルVLであ
ると出力は式で表わされる高レベルとなる。以
上の動作をする条件をまとめると、 VH＞VSS＋VP2 VH−VD＞Vth VSS＜２×VD＋VP1 ′ VL＜VSS＋VP2 VL−VD＜Vth VH≡VOUT2＝VDD−２×VD VL≡VOUT1０ となる。以上の式において回路中にはダイオード
順方向の立上り電圧相当の電位が発生しているこ
とが前提となるが、これを満たすには微小電流が
ダイオードに流れているだけで十分である。 この実施例では、EFET５１とDFET５２は一
方がオンのとき他方がオフであつて、主電源VDD
→DFET５２→ダイオード５４1，５４2→EFET
５２→接地と流れる電流は殆んどない。つまり
EFET５１とDFET５２とは相補型動作をするの
で、ここでの消費電力は極めて小さい。また出力
部の駆動能力を増すにはDFET５２、EFET５１
の電流駆動能力を増せばよいが、駆動能力を増し
ても上述のように相補型動作をするため、この部
分での消費電力増加はわずかである。 一方、主電源VDD→DFET５５→DFET５３→
制御電源VSSの回路部は基本的には反転動作とレ
ベルシフト動作を行うものであるが、その負荷は
DFET５２のゲートだけなので、駆動能力の小さ
い低消費電力構造としても高速性が損われること
がない。 次に検討すべきは前段からの電流の流れ込み
（次段への電流の流れ出しと等価）による電力消
費についてである。これは、入力信号VINが高レ
ベルVHのときにのみ問題となる。この点につい
ては、EFET５１のクランプ電圧（ゲートからソ
ースへ電流が流れ出すときのゲート・ソース間電
圧）をVCLとすると、 VH＜VD＋VCL を満たすことにより、電流の流れ込みがなく電力
消費をなくすことができる。 以上のように本実施例の回路は、大駆動能力か
つ低消費電力という特徴を有することが明らかと
なつた。具体的には例えば、 VP1＝−0.5V VP2＝−0.5V Vth＝0.2V VD＝0.8V VCL＝0.7V VDD＝3V VSS＝1V に設定すると、〜の全ての式を満足すること
ができ、本実施例回路のインバータ動作が正常に
行われる。 次に上記動作条件を考慮して、インバータ回路
とこれを用いたリングオシレータ回路を試作し、
負荷容量を負わせた場合につき、そのゲート当り
の伝播遅延時間および消費電力を測定し、また比
較のため第３図のＥ／Ｄ型DCFLを用いたリング
オシレータ回路を試作してその特性を測定した。
そのデータを以下に説明する。FETおよびシヨ
ツトキーダイオード用の活性層の形成はCrドー
プ半絶縁性GaAs基板への28Si+の直接イオン注入
により行つた。注入条件は第１表に示すとおりで
ある。また実施例回路のデバイス寸法は第２表、
比較例回路のデバイス寸法は第３表にそれぞれ示
した。所望のFET、シヨツトキーダイオード特
性を得るためにこのあと、AsH3（１％）＋Arの雰
囲気下で850℃、15分間のキヤツプレスアニール
を行なつた。次に、AuGeオーミツク電極を形成
しこのあとFETのシヨツトキーゲート電極、シ
ヨツトキーダイオードのシヨツトキー電極として
Ptを蒸着し400℃のシンタ処理を用いてFETのピ
ンチオフ電圧、スレツシユホールド電圧の制御を
行ない、EFETのスレツシユホールド電圧を
0.2V、DFETのピンチオフ電圧を−0.5Vに設定
した。 【表】 【表】 【表】 リングオシレータ回路は15段であり、各段に容
量負荷として１辺50μｍの正方形のシヨツトキー
ダイオードを出力ラインと接地端間に挿入した。
その回路図を第６図に示す。 リングオシレータ発振波形を測定し、１段当り
の伝播遅延時間τpd、消費電力Pd、論理振幅ΔV
を求めた結果を第４表に示す。 【表】 リングオシレータ各段の負荷容量は数pF〜
10pF程度であり、高集積GaAsLSIで想定される
回路内部の負荷、外部回路の負荷条件に近いもの
であつて、第４表の測定結果は実際のGaAsLSI
中の特性を示したものと考えてよい。本実施例の
回路は、τpd・pd積という指標でみれば、Ｅ／Ｄ
型DCFLに比べて1/5以下であり、高速性、低消
費電力性に優れた回路であることが明らかとなつ
た。しかも論理振幅は1.41Vと大きく、DCFLに
比べて2.5倍になつている。当然、雑音余裕が大
きいことが推定されるが、本実施例回路の直流ト
ランスフア曲線を測定したところ、第７図のよう
になつた。図から明らかなように、極めて良好な
特性であり、雑音余裕も低レベル側で0.6V以上、
高レベル側で0.5V以上を見込むことができる。 本実施例の回路において、EFET５１とDFET
５２の相補型動作のためにはDFET５５は本質的
ではないが、このDFET５５はDFET５２をオフ
からオンにするときの動作を高速にする上で大き
な意味をもつ。またシヨツトキーダイオード５６
も同様に本質的ではないが、論理振幅が大きいた
めにこれがないとEFET５１のクランブ効果によ
り、入力信号レベルがEFETのクランプ電圧以上
になると電流の流れ込みが生じて消費電力増大を
もたらす。従つて低消費電力構造とする上でこの
シヨツトキーダイオード５６は有効に機能してい
る。 また第５図から明らかなように、本実施例の回
路では製造上プロセス制御が難しいEFETは１個
しか用いていず、他は全て製造の容易なDFETで
ある。その結果、本実施例回路の製造歩留りは
Ｅ／Ｄ型DCFLと基本的に同一レベルと考えてよ
く、ICの性能／価格比は高いものとなる。この
ように製造歩留りの低いEFETが１個だけで疑似
相補型動作を実現できるのは、ダイオード５４の
存在と制御電源VSSの供給によるためであるが、
制御電源VSSの必要性は本発明の利点を減じるも
のではない。何故なら、主電源VDDに対して制御
電源VSSは常に０＜VSS＜VDDなる関係にあり、IC
内部で例えばシヨツトキーダイオードにより主電
源VDDの電圧を落とすことで制御電源VSSを得る
ことができ、IC外部からは単一電源動作のよう
にして動作させ得るからである。 本発明の回路は、電源電圧VDD，VSS、シヨツ
トキーダイオード５４，５６の個数や逆方向飽和
電流（これはダイオード接合面積による）、
DFETのピンチオフ電圧、EFETのスレツシヨル
ド電圧などを変えることで論理振幅を大きくする
こともできる。従つてTTLコンパチブルのレベ
ルで動作させることも可能であり、GaAsICと他
の回路とのインタフエース方式の問題も解決でき
る。 またラインドライブなどのためドライブ能力を
増したい場合には、EFET５１，DFET５２のゲ
ート幅を大きくすればよく、それにもかかわらず
相補型動作のため消費電力は大きくならないとい
う利点をもつ。 以上詳述したように本発明によれば、従来の
BFLやSDFL、並みのデバイス数とDCFL並みの
プロセス技術でこれらの回路より格段に優れた高
速性、大駆動能力および低消費電力性を実現する
ことが可能となり、GaAsICのLSI化に果たす役
割は極めて大きい。 なお、以上の説明では専らGaAsICを用いた例
を示したが、MES FETを構成FETとしている
点から、他の半導体材料、例えばInP，Si等を用
いた場合にも本発明を適用することが可能であ
る。また第５図においてDFET５５はDFET５３
の負荷としての役割をもつものであるから、これ
を抵抗に置換しても同様の効果が得られる。
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうち、GaAsIC実
現上最も重要なFETとしてはシヨツトキーゲー
ト型FET（MESFET）を用いるが、これには大
別して２種類ある。すなわちノーマリオン型
FETとノーマリオフ型FETである。前者はゲー
ト電圧がソース電極に対し零の時ドレイン・ソー
ス間が導通状態にあり、デプレシヨン型とも呼ば
れ、後者は、ゲート電圧零の時非導通状態にあり
エンハンスメント型とも呼称されている。以下、
ノーマリオン型FETをDFET、ノーマリオフ型
FETをEFETと呼ぶ。DFETを基本FETとした
回路がBFL、SDFLであり、EFETを基本FETと
した回路がDCFLである。第１図にBFL、第２図
にSDFL、第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１，１１1〜１１4と負荷となるDFET１
２を直列に配し、入力信号VINを反転させる。こ
の反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロアDFET１３、シヨツト
キーダイオード１４，１４1〜１４3および電流源
としてのDFET１５からなるレベルシフト回路を
設けている。このレベルシフト回路には電流源と
してのDFET１５によつて常に電流が流れており
従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行う。即ち、論理ゲート用シヨツトキーダイ
オード２３，２３1，２３2、レベルシフト用シヨ
ツトキーダイオード２４および電流源用DFET２
５により入力部レベルシフト回路を構成して、イ
ンバータのドライバEFET２１を動作させる信号
レベルを得ている。これはBFLのソースフオロ
ワFETに相当するFETがないこと、論理ゲート
としてBFLのようにFET群１１を使わずにシヨ
ツトキーダイオード２３を用いていることのため
にBFLに比べ消費電力は小さくなるが、しかし
やはりレベルシフトのために電力を消費せざるを
得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べ動作速度はやや遅いという傾向があ
る。消費電力については、GaAsはSiのように
MOS構造の実現が困難であるためCMOS回路が
得られず、DCFLでさえもSi−CMOSより１桁以
上大きくなつている。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSiICの例
をそのまま適用したもので、GaAsの場合Siに比
べて熱伝導率が小さいということもあつて、その
上限はSiに比べて低い可能性もある。そこで、数
1000ゲート規模以上のGaAsLSIを実現しようと
すれば、ゲート当りの消費電力は数100μW以下
にする必要がある。BFLやSDFLでこれを実現す
るのは無理であるし、DCFLを用いても、困難を
伴なうことが予想される。またDCFLの場合、集
積度が大きくなつた時増大する負荷のために動作
速度の遅くなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。従つてゲート当りの伝播遅延時間τpdの負荷
依存性はDCFLの場合大きい。このことはICの高
集積化にとつてもう一つの問題となる。即ちLSI
においては１つの論理ゲートから次の論理ゲート
まで信号を伝えるための配線長は平均で数mmにも
及ぶようになるため、接地面との間の容量は大き
な負荷となるし、又、多層配線のクロスオーバー
部の容量も負荷となる。その上、１つの論理ゲー
トの出力は一般にいくつかの論理ゲートの入力に
接続されることが回路構成上必要で、この次段の
入力容量も大きな負荷となる。これらの容量負荷
は、幅4μｍの配線で100〜200fF／mm，4μｍx4μｍ
のクロスオーバーでは５〜10fF／個、フアンア
ウト１つ当り100〜200fF程度と見積られ、IC中
の平均配線長を３mm、平均フアンアウトを３、平
均クロスオーバーを20個とすると、１論理ゲート
が負う出力容量は0.7〜1.4pFとなる。これはゲー
ト長1μｍ、ゲート幅10〜20μｍ程度のFETで構成
されるDCFL論理ゲートの場合、電流駆動能力数
ｍＡとすれば数100psecのτpdに相当する。更に、
ICの外部回路とのインタフエースを考えると、
出力回路は内部回路の容量負荷より１桁以上大き
な負荷を駆動する必要が生じる。この出力回路に
おいてICの速度を損わないようにすると、出力
回路のFETの駆動電流は数10ｍＡ以上必要とな
り、電源電圧１〜3VとしてもICの出力数10〜20
個でも出力回路だけの消費電力が1W程度になつ
てしまう。 以上のように、低消費電力性と高速性を保ちな
がらなおかつ、LSIレベルの集積度をGaAsICで
実現しようとすると、現在知られている回路構成
では極めて困難を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン，
オフさせ、疑似相補型の動作を行わせる。具体的
にはドライバとしてのEFET（第１のGaAsFET）
と負荷としてのDFET（第２のGaAsFET）の間
にレベルシフト用のシヨツトキーGaAsダイオー
ドを１個以上介在させたインバータを構成し、入
力信号により制御されて所定の制御電源を第２の
GaAsFETのゲートに選択的に供給するDFET
（第３のGaAsFET）を設けると共に、第２の
GaAsFETのドレイン・ゲート間にゲート・ソー
ス間を共通接続したDFET（第４のGaAsFET）
を介在させる。そして、各素子特性および各部の
電位関係を設定することにより、入力信号が高
レベルで第１のGaAsFETがオンとなるとき、第
３のGaAsFETをオンにして第２のGaAsFETに
そのゲート・ソース間電圧がピンチオフ電圧以下
となるような制御電圧を与えて、第２の
GaAsFETをオフにする。例えば第３の
GaAsFETの飽和ドレイン電流（ゲート・ソース
間電圧が零のときのドレイン電流）を第４の
GaAsFETのそれより大きくしておけば、前記制
御電源をほぼそのまま第２のGaAsFETのゲート
に与えてこれをオフにすることができる。また
入力信号が低レベルで第１のGaAsFETがオフに
なるとき、第３のGaAsFETをオフにして第４の
GaAsFETを介して第２のGaAsFETのゲートに
主電源電圧を与えてこれをオンにする。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行わせる。この結果、ドライバFETがオ
ンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。また負荷FETを制御するための第３，
第４のGaAsFETの回路部分は負荷FETのみを負
荷とするので駆動能力の小さい低消費電力構造と
しても高速性が損われない。 従つて本発明によれば、低消費電力でかつ高速
動作が可能なGaAsLSIを実現することができる。 〔発明の実施例〕 次に本発明を、実施例を示しながら詳細に説明
する。第５図に一実施例の回路を示す。ドライバ
となるEFET（第１のGaAsFET）５１と負荷と
なるDFET（第２のGaAsFET）５２を主電源VDD
と接地間に直列接続してインバータを構成するの
が基本である。EFET５１のドレインとDFET５
２のソース間にはレベルシフト用のシヨツトキー
GaAsダイオード５４，５４1，５４2を設けてい
る。負荷としてのDFET５２のゲートはDFET
（第３のGaAsFET）５３を介して制御電源VSSに
接続すると共に、ゲート・ソース間を共通接続し
たDFET（第４のGaAsFET）５５を介してドレ
イン、即ち主電源VDDに接続している。ここで
DFET５３はその飽和ドレイン電流がDFET５５
のそれより大きくなるように設定されている。ま
た制御電源VSSは主電源VDDに対して０＜VSS＜
VDDなる所定の値に設定されている。入力信号
VINはシヨツトキーGaAsダイオード５６を介し
てEFET５１のゲートに供給されると同時に、
DFET５３のゲートにも直接供給されるようにな
つている。出力信号VOUTはEFET５１のドレイン
から取出される。 この回路の動作は次のように説明できる。 まず入力信号VINが高レベルVHであると、ドラ
イバのEFET５１とDFET５３はオン（導通状
態）となる。その条件は、DFET５３のピンチオ
フ電圧をVP2、EFET５１のスレツシヨルド電圧
をVthとすると、 VH＞VSS＋VP2 VH−VD＞Vth と表わされる。但し、VP2は負、Vthは正であり、
またVDはダイオード５６の両端電圧（ほぼ立上
り電圧）である。 このとき、DFET５３がオンであつて、その飽
和ドレイン電流がDFET５５のそれより大きいこ
とから、DFET５３のドレイン電位はほぼVSSと
なり、これが負荷のDFET５２のゲートに印加さ
れる。一方、EFET５１がオンであるから、もし
DFET５２がオンであれば主電源VDDからDFET
５２→ダイオード５４1，５４2→EFET５１を通
つて接地へと電流が流れる。このとき出力端電位
をVOUT1、ダイオード５４1，５４2での電圧降下
を２×VDとすると、DFET５２のソース電位は VOUT1＋２×VD である。DFET５２のピンチオフ電圧をVP1（負）
とすれば、 VSS＜VOUT1＋２×VD＋VP1 が成立するとDFET５２はオフ（非導通状態）と
なる。そのための十分条件は、VOUT０である
から、 VSS＜２×VD＋VP1 ′ となる。 こうして、〜′の条件を満たすことによつ
て、DFET５２の過去の状態の如何にかかわら
ず、入力信号VINが高レベルVHのとき、EFET５
１はオン、DFET５２はオフとなる。 次に入力信号VINが低レベルVLであると、
DFET５３とEFET５１はオフとなる。その条件
は VL＜VSS＋VP2 VL−VD＜Vth と表わされる。このとき、DFET５３がオフとな
るのでそのドレイン電位はほぼ主電源VDD電位と
なり、これがDFET５２のゲートに印加される。
これによりDFET５２はオンとなりそのソース電
位はほぼVDDとなる。従つて出力信号VOUT2は VOUT2＝VDD−２×VD となる。 以上のように、入力が高レベルVHであると出
力はほぼ０（接地電位）、入力が低レベルVLであ
ると出力は式で表わされる高レベルとなる。以
上の動作をする条件をまとめると、 VH＞VSS＋VP2 VH−VD＞Vth VSS＜２×VD＋VP1 ′ VL＜VSS＋VP2 VL−VD＜Vth VH≡VOUT2＝VDD−２×VD VL≡VOUT1０ となる。以上の式において回路中にはダイオード
順方向の立上り電圧相当の電位が発生しているこ
とが前提となるが、これを満たすには微小電流が
ダイオードに流れているだけで十分である。 この実施例では、EFET５１とDFET５２は一
方がオンのとき他方がオフであつて、主電源VDD
→DFET５２→ダイオード５４1，５４2→EFET
５２→接地と流れる電流は殆んどない。つまり
EFET５１とDFET５２とは相補型動作をするの
で、ここでの消費電力は極めて小さい。また出力
部の駆動能力を増すにはDFET５２、EFET５１
の電流駆動能力を増せばよいが、駆動能力を増し
ても上述のように相補型動作をするため、この部
分での消費電力増加はわずかである。 一方、主電源VDD→DFET５５→DFET５３→
制御電源VSSの回路部は基本的には反転動作とレ
ベルシフト動作を行うものであるが、その負荷は
DFET５２のゲートだけなので、駆動能力の小さ
い低消費電力構造としても高速性が損われること
がない。 次に検討すべきは前段からの電流の流れ込み
（次段への電流の流れ出しと等価）による電力消
費についてである。これは、入力信号VINが高レ
ベルVHのときにのみ問題となる。この点につい
ては、EFET５１のクランプ電圧（ゲートからソ
ースへ電流が流れ出すときのゲート・ソース間電
圧）をVCLとすると、 VH＜VD＋VCL を満たすことにより、電流の流れ込みがなく電力
消費をなくすことができる。 以上のように本実施例の回路は、大駆動能力か
つ低消費電力という特徴を有することが明らかと
なつた。具体的には例えば、 VP1＝−0.5V VP2＝−0.5V Vth＝0.2V VD＝0.8V VCL＝0.7V VDD＝3V VSS＝1V に設定すると、〜の全ての式を満足すること
ができ、本実施例回路のインバータ動作が正常に
行われる。 次に上記動作条件を考慮して、インバータ回路
とこれを用いたリングオシレータ回路を試作し、
負荷容量を負わせた場合につき、そのゲート当り
の伝播遅延時間および消費電力を測定し、また比
較のため第３図のＥ／Ｄ型DCFLを用いたリング
オシレータ回路を試作してその特性を測定した。
そのデータを以下に説明する。FETおよびシヨ
ツトキーダイオード用の活性層の形成はCrドー
プ半絶縁性GaAs基板への28Si+の直接イオン注入
により行つた。注入条件は第１表に示すとおりで
ある。また実施例回路のデバイス寸法は第２表、
比較例回路のデバイス寸法は第３表にそれぞれ示
した。所望のFET、シヨツトキーダイオード特
性を得るためにこのあと、AsH3（１％）＋Arの雰
囲気下で850℃、15分間のキヤツプレスアニール
を行なつた。次に、AuGeオーミツク電極を形成
しこのあとFETのシヨツトキーゲート電極、シ
ヨツトキーダイオードのシヨツトキー電極として
Ptを蒸着し400℃のシンタ処理を用いてFETのピ
ンチオフ電圧、スレツシユホールド電圧の制御を
行ない、EFETのスレツシユホールド電圧を
0.2V、DFETのピンチオフ電圧を−0.5Vに設定
した。 【表】 【表】 【表】 リングオシレータ回路は15段であり、各段に容
量負荷として１辺50μｍの正方形のシヨツトキー
ダイオードを出力ラインと接地端間に挿入した。
その回路図を第６図に示す。 リングオシレータ発振波形を測定し、１段当り
の伝播遅延時間τpd、消費電力Pd、論理振幅ΔV
を求めた結果を第４表に示す。 【表】 リングオシレータ各段の負荷容量は数pF〜
10pF程度であり、高集積GaAsLSIで想定される
回路内部の負荷、外部回路の負荷条件に近いもの
であつて、第４表の測定結果は実際のGaAsLSI
中の特性を示したものと考えてよい。本実施例の
回路は、τpd・pd積という指標でみれば、Ｅ／Ｄ
型DCFLに比べて1/5以下であり、高速性、低消
費電力性に優れた回路であることが明らかとなつ
た。しかも論理振幅は1.41Vと大きく、DCFLに
比べて2.5倍になつている。当然、雑音余裕が大
きいことが推定されるが、本実施例回路の直流ト
ランスフア曲線を測定したところ、第７図のよう
になつた。図から明らかなように、極めて良好な
特性であり、雑音余裕も低レベル側で0.6V以上、
高レベル側で0.5V以上を見込むことができる。 本実施例の回路において、EFET５１とDFET
５２の相補型動作のためにはDFET５５は本質的
ではないが、このDFET５５はDFET５２をオフ
からオンにするときの動作を高速にする上で大き
な意味をもつ。またシヨツトキーダイオード５６
も同様に本質的ではないが、論理振幅が大きいた
めにこれがないとEFET５１のクランブ効果によ
り、入力信号レベルがEFETのクランプ電圧以上
になると電流の流れ込みが生じて消費電力増大を
もたらす。従つて低消費電力構造とする上でこの
シヨツトキーダイオード５６は有効に機能してい
る。 また第５図から明らかなように、本実施例の回
路では製造上プロセス制御が難しいEFETは１個
しか用いていず、他は全て製造の容易なDFETで
ある。その結果、本実施例回路の製造歩留りは
Ｅ／Ｄ型DCFLと基本的に同一レベルと考えてよ
く、ICの性能／価格比は高いものとなる。この
ように製造歩留りの低いEFETが１個だけで疑似
相補型動作を実現できるのは、ダイオード５４の
存在と制御電源VSSの供給によるためであるが、
制御電源VSSの必要性は本発明の利点を減じるも
のではない。何故なら、主電源VDDに対して制御
電源VSSは常に０＜VSS＜VDDなる関係にあり、IC
内部で例えばシヨツトキーダイオードにより主電
源VDDの電圧を落とすことで制御電源VSSを得る
ことができ、IC外部からは単一電源動作のよう
にして動作させ得るからである。 本発明の回路は、電源電圧VDD，VSS、シヨツ
トキーダイオード５４，５６の個数や逆方向飽和
電流（これはダイオード接合面積による）、
DFETのピンチオフ電圧、EFETのスレツシヨル
ド電圧などを変えることで論理振幅を大きくする
こともできる。従つてTTLコンパチブルのレベ
ルで動作させることも可能であり、GaAsICと他
の回路とのインタフエース方式の問題も解決でき
る。 またラインドライブなどのためドライブ能力を
増したい場合には、EFET５１，DFET５２のゲ
ート幅を大きくすればよく、それにもかかわらず
相補型動作のため消費電力は大きくならないとい
う利点をもつ。 以上詳述したように本発明によれば、従来の
BFLやSDFL、並みのデバイス数とDCFL並みの
プロセス技術でこれらの回路より格段に優れた高
速性、大駆動能力および低消費電力性を実現する
ことが可能となり、GaAsICのLSI化に果たす役
割は極めて大きい。 なお、以上の説明では専らGaAsICを用いた例
を示したが、MES FETを構成FETとしている
点から、他の半導体材料、例えばInP，Si等を用
いた場合にも本発明を適用することが可能であ
る。また第５図においてDFET５５はDFET５３
の負荷としての役割をもつものであるから、これ
を抵抗に置換しても同様の効果が得られる。
第１図はBFLと呼ばれるGaAs MES FETを
用い論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAs MES FETを用いた論理ゲート
回路の回路図、第３図はDCFLと呼ばれるGaAs
MES FETを用いた論理ゲート回路の回路図、第
４図は従来の各種論理回路の速度消費電力の領域
を示した図、第５図は本発明の一実施例の
GaAsIC用の基本論理回路の回路図、第６図は第
５図の回路により試作したリングオシレータを示
す図、第７図は同じく第５図の回路を実際に試作
して測定した入力−出力特性を示す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５５…DFET（第４の
GaAsFET）、５４1，５４2，５６…シヨツトキ
ーGaAsダイオード、VDD…主電源、VSS…制御電
源。
用い論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAs MES FETを用いた論理ゲート
回路の回路図、第３図はDCFLと呼ばれるGaAs
MES FETを用いた論理ゲート回路の回路図、第
４図は従来の各種論理回路の速度消費電力の領域
を示した図、第５図は本発明の一実施例の
GaAsIC用の基本論理回路の回路図、第６図は第
５図の回路により試作したリングオシレータを示
す図、第７図は同じく第５図の回路を実際に試作
して測定した入力−出力特性を示す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５５…DFET（第４の
GaAsFET）、５４1，５４2，５６…シヨツトキ
ーGaAsダイオード、VDD…主電源、VSS…制御電
源。
Claims (1)
- 【特許請求の範囲】 １ インバータ回路のドライバとなるノーマリオ
フ型の第１のGaAsFETおよび負荷となるノーマ
リオン型の第２のGaAsFETと、これら第１，第
２のGaAsFETの間に介在されたレベルシフト用
のGaAsダイオードと、そのドレイン側を前記第
２のGaAsFETのゲートに接続して前記第１の
GaAsFETのゲートに供給される入力信号により
ゲートを制御されて所定の制御電源を選択的に前
記第２のGaAsFETのゲートに供給するノーマリ
オン型の第３のGaAsFETと、ゲート・ソース間
を共通接続して前記第２のGaAsFETのドレイ
ン・ゲート間に介在させたノーマリオン型の第４
のGaAsFETとを集積し、且つ前記第１の
GaAsFETとレベルシフト用のGaAsダイオード
との接続部にインバータ回路の出力端子を設ける
ように構成され、前記入力信号が高レベルのとき
前記第１および第３のGaAsFETがオン、第２の
GaAsFETがオフとなり、前記入力信号が低レベ
ルのとき前記第１および第３のGaAsFETがオ
フ、第２のGaAsFETがオンとなるように各部の
電位関係を設定したことを特徴とするGaAs論理
集積回路。 ２ 前記第３のGaAsFETは、その飽和ドレイン
電流が前記第４のGaAsFETのそれより大きく設
定されている特許請求の範囲第１項記載のGaAs
論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037500A JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037500A JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163857A JPS59163857A (ja) | 1984-09-14 |
| JPH0347777B2 true JPH0347777B2 (ja) | 1991-07-22 |
Family
ID=12499241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037500A Granted JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163857A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223720A (ja) * | 1988-07-13 | 1990-01-25 | Sumitomo Electric Ind Ltd | 半導体回路 |
| JP3485559B1 (ja) | 2002-06-24 | 2004-01-13 | 沖電気工業株式会社 | 入力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2449369A1 (fr) * | 1979-02-13 | 1980-09-12 | Thomson Csf | Circuit logique comportant une resistance saturable |
| JPS5646340A (en) * | 1979-09-22 | 1981-04-27 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using schottky or p-n junction gate type field effect transistor |
-
1983
- 1983-03-09 JP JP58037500A patent/JPS59163857A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163857A (ja) | 1984-09-14 |
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