JPH0347778B2 - - Google Patents
Info
- Publication number
- JPH0347778B2 JPH0347778B2 JP58037501A JP3750183A JPH0347778B2 JP H0347778 B2 JPH0347778 B2 JP H0347778B2 JP 58037501 A JP58037501 A JP 58037501A JP 3750183 A JP3750183 A JP 3750183A JP H0347778 B2 JPH0347778 B2 JP H0347778B2
- Authority
- JP
- Japan
- Prior art keywords
- gaasfet
- gate
- dfet
- circuit
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はGaAs論理集積回路に関するものであ
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうちGaAsIC実現
上最も重要なFETとしてはシヨツトキーゲート
型FET（MESFET）を用いるがこれには大別し
て２種類ある。すなわちノーマリオン型FETと
ノーマリオフ型FETである。前者はゲート電圧
がソース電極に対し零の時ドレイン・ソース間が
導通状態にあり、デプレシヨン型とも呼ばれ、後
者は、ゲート電圧零の時非導通状態にありエンハ
ンスメント型とも呼称されている。以下、ノーマ
リオン型FETをDFET、ノーマリオフ型FETを
EFETと呼ぶ。DFETを基本FETとした回路が
DCFLである。第１図にBEL、第２図にSDFL、
第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１（１１1〜１１4）と負荷となるDFET
１２を直列に配し、入力信号VINを反転させる。
この反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロワDFET１３、シヨツト
キーダイオード１４（１４1〜１４3）および電流
源としてのDFET１５からなるレベルシフト回路
を設けている。このレベルシフト回路には電流源
としてのDFET１５によつて常に電流が流れてお
り従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行なう。即即ち、論理ゲート用シヨツトキー
ダイオード２３（２３1，２３2）、レベルシフト
用シヨツトキーダイオード２４および電流源用
DFET２５により入力部レベルシフト回路を構成
して、インバータのドライバEFET２１を動作さ
せる信号レベルを得ている。これはBFLのソー
スフオロワFETに相当するFETがないこと、論
理ゲートとしてBFLのようにFET群１１を使わ
ずにシヨツトキーダイオード２３を用いているこ
とのためにBFLに比べ消費電力は小さくなるが、
しかしやはりレベルシフトのために電力を消費せ
ざるを得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べ動作速度はやや遅いという傾向があ
る。消費電力については、GaAsはSiのように
MOS構造のFETの実現が困難であるためCMOS
回路が得られずDCFLでさえもSi−CMOSより１
桁以上大きくなつている。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSiICの例
をそのまま適用したもので、GaAsの場合Siに比
べて熱伝導率が小さいということもあつて、その
上限はSiに比べて低い可能性もある。そこで、数
1000ゲート規模以上のGaAsLSIを実現しようと
すれば、ゲート当りの消費電力は数100μW以下
にする必要がある。BFLやSDFLでこれを実現す
るのは無理であるし、DCFLを用いても、困難を
伴なうことが予想される。またDCFLの場合、集
積度が大きくなつた時増大する負荷のために動作
速度の遅くなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。従つてゲート当りの伝播遅延時間τpdの負荷
依存性はDCFLの場合大きい。このことはICの高
集積化にとつてもう一つの問題となる。即ちLSI
においては１つの論理ゲートから次の論理ゲート
まで信号を伝えるための配線長は平均で数mmにも
及ぶようになるため、接地面との間の容量は大き
な負荷となるし、又、多層配線のクロスオーバー
部の容量も負荷となる。その上、１つの論理ゲー
トの出力は一般にいくつかの論理ゲートの入力に
接続されることが回路構成上必要で、この次段の
入力容量も大きな負荷となる。これらの容量負荷
は、幅4μｍの配線で100〜200fF／mm，4μｍ／4μ
ｍのクロスオーバーでは５〜10fF／個、フアン
アウト１つ当り100〜200fF程度と見積られ、IC
中の平均配線長を３mm、平均フアンアウトを３、
平均クロスオーバーを20個とすると、１論理ゲー
トが負う負荷容量は0.7〜1.4pFとなる。これはゲ
ート長1μｍ、ゲート幅10〜20μｍ程度のFETで構
成されるDCFL論理ゲートの場合、電流駆動能力
数ｍＡとすれば数100psecのτpdに相当する。更
に、ICの外部回路とのインタフエースを考える
と、出力回路は内部回路の容量負荷より１桁以上
大きな負荷を駆動する必要が生じる。この出力回
路においてICの速度を損なわないようにすると、
出力回路のFETの駆動電流は数10ｍＡ以上必要
となり、電源電圧１〜3VとしてもICの出力数10
〜20個でも出力回路だけの消費電力が1W程度に
なつてしまう。 以上のように、低消費電力性と高速性を保ちな
がらなおかつ、LSIレベルの集積度をGaAsICで
実現しようとすると、現在知られている回路構成
では極めて困難を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン、
オフさせ、疑似相補型の動作を行なわせる。具体
的にはドライバとしてのEFET（第１の
GaAsFET）と負荷としてのDFET（第２の
GaAsFET）の間にレベルシフト用のシヨツトキ
ーGaAsダイオードを１個以上介在させたインバ
ータを構成し、入力信号により制御されて所定の
制御電源を第２のGaAsFETのゲートに選択的に
供給するDFET（第３のGaAsFET）を設けると
共に、第２のGaAsFETのドレイン・ゲート間に
ゲート・ソース間を共通接続したDFET（第４の
GaAsFET）を介在させる。またゲート・ソース
間を共通接続したDFET（第５のGaAsFET）を
用意してそのソースを第１のGaAsFETのゲート
に、ドレインを信号入力端子に接続し、更にゲー
ト・ソース間を共通接続したDFET（第６の
GaAsFET）を用意してそのソースを第３の
GaAsFETのゲートに、ドレインを信号入力端子
に接続する。そして、各素子特性および各部の電
位関係を設定することにより、入力信号が高レ
ベルで第１のGaAsFETがオンとなるとき、第３
のGaAsFETをオンにして第２のGaAsFETにそ
のゲート・ソース間電圧がピンチオフ電圧以下と
なるような制御電圧を与えて、第２のGaAsFET
をオフにする。例えば第３のGaAsFETの飽和ド
レイン電流（ゲート・ソース間電圧が零のときの
ドレイン電流）を第４のGaAsFETのそれより大
きくしておけば、前記制御電源をほぼそのまま第
２のGaAsFETのゲートに与えてこれをオフにす
ることができる。また入力信号が低レベルで第
１のGaAsFETがオフになるとき、第３の
GaAsFETをオフにして第４のGaAsFETを介し
て第２のGaAsFETのゲートに主電源電圧を与え
てこれをオンにする。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行なわせる。この結果、ドライバFETが
オンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。 また負荷FETを制御するための第３，第４の
GaAsFETの回路部分は負荷FETのみを負荷とす
るので駆動能力の小さい低消費電力構造としても
高速性が損なわれない。 更に第１，第３のGaAsFETのゲートと信号入
力端子との間にそれぞれ第５，第６のGaAsFET
を介在させたことにより、入力信号レベルが第
１，第３のGaAsFETのクランプ電圧より高い場
合にもこれらのゲートからの電流の流れ込みを効
果的に抑制することができ、また主電源電圧レベ
ルを高くした場合に低レベル出力の浮き上りを防
止して安定なインバータ動作を行なうことができ
る。 従つて本発明によれば、低消費電力でかつ高速
動作が可能なGaAsLSIを実現することができる。 〔発明の実施例〕 次に本発明を、実施例を示しながら具体的に説
明する。第５図に一実施例の回路を示す。ドライ
バとなるEFET（第１のGaAsFET）５１と負荷
となるDFET（第２のGaAsFET）５２を主電源
VDDと接地間に直列接続してインバータを構成す
るのが基本である。EFET５１のドレインと
DFET５２のソース間にはレベルシフト用のシヨ
ツトキーGaAsダイオード５４，５４1，５４2を
設けている。負荷としてのDFET５２のゲートは
DFET（第３のGaAsFET）５３を介して制御電
源VSSに接続すると共に、ゲート・ソース間を共
通接続したDFET（第４のGaAsFET）５５を介
してドレイン、即ち主電源VDDに接続している。
ここでDFET５３はその飽和ドレイン電流が
DFET５５のそれより大きくなるように設定され
ている。また制御電源VSSは主電源VDDに対して
０＜VSS＜VDDなる所定の値に設定されている。
入力信号VINはゲート・ソース間を共通接続させ
たDFET（第５のGaAsFET）５６ａを介して
EFET51のゲートに供給されると同時に、もう１
つのゲート・ソース間を共通接続させたDFET
（第６のGaAsFET）５６ｂを介してDFET５３
のゲートにも供給されるようになつている。出力
信号VOUTはEFET５１のドレインから取出され
る。 この回路の動作は次のように説明できる。 まず入力信号VINが高レベル（VH）であると、
ドライバのEFET５１とDFET５３はオン（導通
状態）となる。その条件は、DFET５３のピンチ
オフ電圧をVP2，EFET５１のスレツシヨルド電
圧をVthとすると、 VH−VFETb＞VSS＋VP2 VH−VFETa＞Vth と表わされる。但しVFETaはDFET５６ａのドレ
イン・ソース間電圧、VFETbはDFET５６ｂのド
レイン・ソース間電圧である。これら２つの
DFET５６ａ，５６ｂはEFET51，DFET５３の
ゲートに印加される入力信号がゲート・ソース間
のクランプ電圧以上になつてゲートからソースに
向けて電流が流れ出すと、自分自身のドレイン・
ソース間電位差を増大させ、EFET５１，DFET
５３のゲートにある一定以上の電流が流れないよ
うなリミツタとしての動作を行なう。その閾値電
流はDFET５６ａ，５６ｂの飽和ドレイン電流に
等しい。従つてこの飽和電流値がEFET５１，
DFET５３のクランプ電圧VCE，VCDにおけるゲ
ート電流IGE，IGDとなるようにDFET５６ａ，
DFET５６ｂを設計しておくこと、入力信号が
EFET５１，DFET５３のクランプ電圧以下の時
はほぼ直接各々のゲートに印加され、クランプ電
圧以上になると各々のゲート電圧はクランプ電圧
に保持され、ゲートに流れ込む電流はこれ以上増
大しない。クランプ電圧は当然Vth，VP2より大
きい値でありEFET５１，DFET５３のオン，オ
フ動作に影響は与えない。従つて，式はゲー
ト電圧がクランプ電圧以下の場合で考えてもよく VH＞VSS＋VP2 ′ VH＞Vth ′ と書き換えることができる。 このとき、DFET５３がオンであつて、その飽
和ドレイン電流のDFET５５のそれより大きいこ
とから、DFET５３のドレイン電流はほぼVSSと
なり、これが負荷のDFET５２のゲートに印加さ
れる。一方、EFET５１がオンであるから、もし
DFET５２がオンであれば主電源VDDからDFET
５２→ダイオード５４1，５４2→EFET５１を通
つて接地へと電流が流れる。このとき出力端電位
をVOUT1、ダイオード５４1，５４2での電圧降下
を２×VDとすると、DFET５２のソース電位は VOUT1＋２×VD である。DFET５２のピンチオフ電圧をVP1（負）
とすれば、 VSS＜VOUT1＋２×VD＋VP1 が成立するとDFET５２はオフ（非導通状態）と
なる。そのための十分条件は、VOUT０である
から、 VSS＜２×VD＋VP1 ′ となる。 こうして、〜′の条件を満たすことによつ
て、DFET５２の過去の状態の如何にかかわら
ず、入力信号VINが高レベルVHのとき、EFET５
１はオン，DFET５２はオフとなる。 次に入力信号VINが低レベルVLであると、
DFET５３とEFET５１はオフとなる。その条件
は VL＜VSS＋VP2 VL＜Vth と表わされる。このとき、DFET５３がオフとな
るのでそのドレイン電位はほぼ主電源VDD電位と
なり、これがDFET５２のゲートに印加される。
これによりDFET５２はオンとなりそのソース電
位はほぼVDDとなる。従つて出力信号VOUT2は VOUT2＝VDD−２×VD となる。 以上のように、入力が高レベルVHであると出
力はほぼ０（接地電位）、入力が低レベルVLであ
ると出力は式で表わされる高レベルとなる。以
上の動作をする条件をまとめると、 VH＞VSS＋VP2 ′ VH＞Vth ′ VSS＜２×VD＋VP1 ′ VL＜VSS＋VP2 VL＜Vth VH≡VOUT2＝VDD−２×VD VL≡VOUT1０ となる。以上の式において回路中にはダイオード
順方向の立上り電圧相当の電位が発生しているこ
とが前提となるが、これを満たすには微小電流が
ダイオードに流れているだけで十分である。 この実施例では、EFET５１とDFET５２は一
方がオンのとき他方がオフであつて、主電源VDD
→DFET５２→ダイオード５４1，５４2→接地と
流れる電流は殆んどない。つまりEFET５１と
DFET５２とは疑似相補型動作をするので、ここ
での消費電力は極めて小さい。また出力部の駆動
能力を増すにはDFET５２、EFET５１の電流駆
動能力を増せばよいが、駆動能力を増しても上述
のように相補型動作をするため、この部分での消
費電力増加はわずかである。 一方、主電源VDD→DFET５５→DFET５３→
制御電源VSSの回路部は基本的には反転動作とレ
ベルシフト動作を行なうものであるが、その負荷
はDFET５２のゲートだけなので、駆動能力の小
さい低消費電力構造としても高速性が損なわれる
ことがない。 次に検討すべきは前段からの電流の流れ込み
（次段への電流の流れ出しと等価）による電力消
費についてである。これは、入力信号VINが高レ
ベルVHのときのみ問題となる。一般にMESFET
を用いる回路において入力信号はFETのゲート
に印加されるがゲートがシヨツトキー接合型であ
るため、ゲート・ソース間電圧がシヨツトキー接
合の順方向立上り電圧以上になると急激に電流が
流れ出す。従つて入力信号がある値以上になる
と、これによる電力が消費されることになる。と
ころが本実施例回路では、DFET５６ａ，DEF
５６ｂをそれぞれEFET５１，DFET５３のゲー
ト部に付加することにより、入力電圧が順方向立
上り電圧以上になつてもゲート電圧はそれ以上上
昇せず、ゲート電流が急激に出すことはない。従
つて、従来のMESFETを用いた論理回路のよう
なゲート電流が流れることによる電力消費はほと
んどない。このDFET５６ａ，DFET５６ｂを存
在させたことで、本実施例回路における相補型動
作による低消費電力性が更に補強されている点が
本実施例の特徴の一つである。 DFET５６ａ，DFET５６ｂの存在は動作条件
を緩和するというもう一つの効果を持つている。
第７図には、第５図に示す本実施例回路の入出力
伝達特性（○印）と、DFET５６ａ，５６ｂを除
いた回路の入出力伝達特性（×印）を示す。本実
施例回路によれば、入力が1V以上高くなつても
出力電圧の浮き上りがない。DFET５６ａ，５６
ｂのない回路では浮き上りがあり、そのためVDD
として設定できる電圧は1V程度という制限があ
る。ところが本実施例回路によれば、DFET５６
ａ，５６ｂの働きで、VDDを1V以上に設定しても
インバータとしての動作を安定に行なうことがで
きるという大きな長所を持たせることができる。 以上のように本実施例の回路は大駆動能力かつ
低消費電力という特徴をもち、しかも正常動作を
させることのできる電源電圧範囲が広いというこ
とが明らかとなつた。 具体的には例えば VP1＝−0.5V VP2＝−0.5V Vth＝0.2V VD＝0.8V VCL＝0.7V VDD＝3V VSS＝1V に設定すると、〜の全ての式を満足すること
ができ、本実施例回路のインバータ動作が正常に
行なわれる。 次に上記動作条件を考慮して、インバータ回路
とこれを用いたリングオシレータ回路を試作し、
負荷容量を負わせた場合につき、そのゲート当り
の伝播遅延時間および消費電力を測定し、また比
較のため第３図のＥ／Ｄ型DCFLを用いたリング
オシレータ回路を試作してその特性を測定した。
そのデータを以下に説明する。FETおよびシヨ
ツトキーダイオード用の活性層の形成はCrドー
プ半絶縁性GaAs基板への28Si+の直接イオン注入
により行なつた。注入条件は第１表に示すとおり
である。また、実施例回路のデバイス寸法は第２
表、比較例回路のデバイス寸法は第３表にそれぞ
れ示した。 所望のFET，シヨツトキーダイオード特性を
得るためにこのあと、AsH3（１％）＋Arの雰囲気
下で850℃、15分間のキヤツプレスアニールを行
なつた。次に、AuGeオーミツク電極を形成しこ
のあとFETのシヨツトキーゲート電極、シヨツ
トキーダイオードのシヨツトキー電極としてPt
を蒸着し400℃のシンタ処理を用いてFETのピン
チオフ電圧、スレツシユホールド電圧の制御を行
ない、EFETのスレツシユホールド電圧を0.2V、
DFETのピンチオフ電圧を−0.5Vに設定した。 リングオシレータ回路は15段であり、各段に容
量負荷として１辺50μｍの正方形のシヨツトキー
ダイオードを出力ラインと接地端間に挿入した。
その回路図を第６図に示す。 リングオシレータ発振波形を測定し、１段当り
の伝播遅延時間τpd、消費電力Pd、論理振幅ΔV
を求めた結果を第４表に示す。 【表】 【表】 【表】 【表】 リングオシレータ各段の負荷容量は数pF〜
10pF程度であり、高集積GaAsLSIで想定される
回路内部の負荷、外部回路の負荷条件に近いもの
であつて、第４表の測定結果は実際のGaAsLSI
中の特性を示したものと考えてよい。本実施例の
回路は、τpd・pd積という指標でみれば、Ｅ／Ｄ
型DCFLに比べて1/7以下であり、高速性，低消
費電力性に優れた回路であることが明らかとなつ
た。しかも論理振幅は2.5Vと大きく、DCFLに比
べて4.5倍になつている。 本実施例の回路において、EFET５１とDFET
５２の疑似相補型動作のためにはDFET５５は本
質的ではないが、このDFET５５はDFET５２を
オフからオンにするときの動作を高速にする上で
大きな意味をもつ。 また第５図から明らかなように、本実施例の回
路では製造上プロセス制御が難しいEFETは１個
しか用いていず、他は全て製造の容易なDFETで
ある。その結果、本実施例回路の製造歩留りは
Ｅ／Ｄ型DFETと基本的に同一レベルと考えてよ
く、ICの性能／価格比は高いものとなる。この
ように製造歩留りの低いEFETが１個だけで疑似
相補型動作を実現できるのは、ダイオード５４の
存在と制御電源VSSの供給によるためであるが、
制御電源VSSの必要性は本発明の利点を減じるも
のではない。何故なら、主電源VDDに対して制御
電源VSSは常に０＜VSS＜VDDなる関係にあり、IC
内部で例えばシヨツトキーダイオードにより主電
源VDDの電圧を落とすことで制御電源VSSを得る
ことができ、IC外部からは単一電源動作のよう
にして動作させ得るからである。 本発明の回路は、電源電圧VDD，VSS、シヨツ
トキーダイオード５４の個数や逆方向飽和電流
（これはダイオード接合面積による）、DFETのピ
ンチオフ電圧、EFETのスレツシヨルド電圧など
を変えることで、論理振幅を大きくすることがで
きる。しかも本発明回路は、DFET５６ａ，
DFET５６ｂの働きによりFETのゲート部にお
けるクランプ現象が起こらないようになつている
ので、論理振幅を大きくするための各部の変更に
際し、自由度が大きい。 従つて本発明の回路は、TTLコンパチブルの
レベルで動作させることも容易に実現でき、
GaAsICと他の回路とのインターフエース方式の
問題も解決できる。またGaAsICだけでシステム
を作り上げる場合にもICチツプ同志の間の信号
伝送には耐ノイズ対策は重要でそのためには論理
振幅をIC内部に比べ、IC外部で大きくしておく
ことが一つの方法だが、この目的のためにも本発
明回路は有効である。 またラインドライブなどのためドライブ能力を
増したい場合には、EFET５１，DFET５２のゲ
ート幅を大きくすればよく、それにもかかわらず
相補型動作のため消費電力は大きくならないとい
う利点をもつ。 以上詳述したように本発明によれば、従来の
BFLやSDFL並みのデバイス数とDCFL並みのプ
ロセス技術でこれらの回路より格段に優れた高速
性，大駆動能力および低消費電力性を実現するこ
とが可能となり、GaAsICのLSI化に果たす役割
は極めて大きい。 なお、以上の説明では専らGaAsICを用いた例
を示したが、MESFETを構成FETとしている点
から、他の半導体材料、例えばInP，Si等を用い
た場合にも本発明を適用することが可能である。
また第５図においてDFET５５はDFET５３の負
荷としての役割をもつものであるから、これを抵
抗に置換しても同様の効果が得られる。
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうちGaAsIC実現
上最も重要なFETとしてはシヨツトキーゲート
型FET（MESFET）を用いるがこれには大別し
て２種類ある。すなわちノーマリオン型FETと
ノーマリオフ型FETである。前者はゲート電圧
がソース電極に対し零の時ドレイン・ソース間が
導通状態にあり、デプレシヨン型とも呼ばれ、後
者は、ゲート電圧零の時非導通状態にありエンハ
ンスメント型とも呼称されている。以下、ノーマ
リオン型FETをDFET、ノーマリオフ型FETを
EFETと呼ぶ。DFETを基本FETとした回路が
DCFLである。第１図にBEL、第２図にSDFL、
第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１（１１1〜１１4）と負荷となるDFET
１２を直列に配し、入力信号VINを反転させる。
この反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロワDFET１３、シヨツト
キーダイオード１４（１４1〜１４3）および電流
源としてのDFET１５からなるレベルシフト回路
を設けている。このレベルシフト回路には電流源
としてのDFET１５によつて常に電流が流れてお
り従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行なう。即即ち、論理ゲート用シヨツトキー
ダイオード２３（２３1，２３2）、レベルシフト
用シヨツトキーダイオード２４および電流源用
DFET２５により入力部レベルシフト回路を構成
して、インバータのドライバEFET２１を動作さ
せる信号レベルを得ている。これはBFLのソー
スフオロワFETに相当するFETがないこと、論
理ゲートとしてBFLのようにFET群１１を使わ
ずにシヨツトキーダイオード２３を用いているこ
とのためにBFLに比べ消費電力は小さくなるが、
しかしやはりレベルシフトのために電力を消費せ
ざるを得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べ動作速度はやや遅いという傾向があ
る。消費電力については、GaAsはSiのように
MOS構造のFETの実現が困難であるためCMOS
回路が得られずDCFLでさえもSi−CMOSより１
桁以上大きくなつている。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSiICの例
をそのまま適用したもので、GaAsの場合Siに比
べて熱伝導率が小さいということもあつて、その
上限はSiに比べて低い可能性もある。そこで、数
1000ゲート規模以上のGaAsLSIを実現しようと
すれば、ゲート当りの消費電力は数100μW以下
にする必要がある。BFLやSDFLでこれを実現す
るのは無理であるし、DCFLを用いても、困難を
伴なうことが予想される。またDCFLの場合、集
積度が大きくなつた時増大する負荷のために動作
速度の遅くなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。従つてゲート当りの伝播遅延時間τpdの負荷
依存性はDCFLの場合大きい。このことはICの高
集積化にとつてもう一つの問題となる。即ちLSI
においては１つの論理ゲートから次の論理ゲート
まで信号を伝えるための配線長は平均で数mmにも
及ぶようになるため、接地面との間の容量は大き
な負荷となるし、又、多層配線のクロスオーバー
部の容量も負荷となる。その上、１つの論理ゲー
トの出力は一般にいくつかの論理ゲートの入力に
接続されることが回路構成上必要で、この次段の
入力容量も大きな負荷となる。これらの容量負荷
は、幅4μｍの配線で100〜200fF／mm，4μｍ／4μ
ｍのクロスオーバーでは５〜10fF／個、フアン
アウト１つ当り100〜200fF程度と見積られ、IC
中の平均配線長を３mm、平均フアンアウトを３、
平均クロスオーバーを20個とすると、１論理ゲー
トが負う負荷容量は0.7〜1.4pFとなる。これはゲ
ート長1μｍ、ゲート幅10〜20μｍ程度のFETで構
成されるDCFL論理ゲートの場合、電流駆動能力
数ｍＡとすれば数100psecのτpdに相当する。更
に、ICの外部回路とのインタフエースを考える
と、出力回路は内部回路の容量負荷より１桁以上
大きな負荷を駆動する必要が生じる。この出力回
路においてICの速度を損なわないようにすると、
出力回路のFETの駆動電流は数10ｍＡ以上必要
となり、電源電圧１〜3VとしてもICの出力数10
〜20個でも出力回路だけの消費電力が1W程度に
なつてしまう。 以上のように、低消費電力性と高速性を保ちな
がらなおかつ、LSIレベルの集積度をGaAsICで
実現しようとすると、現在知られている回路構成
では極めて困難を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン、
オフさせ、疑似相補型の動作を行なわせる。具体
的にはドライバとしてのEFET（第１の
GaAsFET）と負荷としてのDFET（第２の
GaAsFET）の間にレベルシフト用のシヨツトキ
ーGaAsダイオードを１個以上介在させたインバ
ータを構成し、入力信号により制御されて所定の
制御電源を第２のGaAsFETのゲートに選択的に
供給するDFET（第３のGaAsFET）を設けると
共に、第２のGaAsFETのドレイン・ゲート間に
ゲート・ソース間を共通接続したDFET（第４の
GaAsFET）を介在させる。またゲート・ソース
間を共通接続したDFET（第５のGaAsFET）を
用意してそのソースを第１のGaAsFETのゲート
に、ドレインを信号入力端子に接続し、更にゲー
ト・ソース間を共通接続したDFET（第６の
GaAsFET）を用意してそのソースを第３の
GaAsFETのゲートに、ドレインを信号入力端子
に接続する。そして、各素子特性および各部の電
位関係を設定することにより、入力信号が高レ
ベルで第１のGaAsFETがオンとなるとき、第３
のGaAsFETをオンにして第２のGaAsFETにそ
のゲート・ソース間電圧がピンチオフ電圧以下と
なるような制御電圧を与えて、第２のGaAsFET
をオフにする。例えば第３のGaAsFETの飽和ド
レイン電流（ゲート・ソース間電圧が零のときの
ドレイン電流）を第４のGaAsFETのそれより大
きくしておけば、前記制御電源をほぼそのまま第
２のGaAsFETのゲートに与えてこれをオフにす
ることができる。また入力信号が低レベルで第
１のGaAsFETがオフになるとき、第３の
GaAsFETをオフにして第４のGaAsFETを介し
て第２のGaAsFETのゲートに主電源電圧を与え
てこれをオンにする。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行なわせる。この結果、ドライバFETが
オンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。 また負荷FETを制御するための第３，第４の
GaAsFETの回路部分は負荷FETのみを負荷とす
るので駆動能力の小さい低消費電力構造としても
高速性が損なわれない。 更に第１，第３のGaAsFETのゲートと信号入
力端子との間にそれぞれ第５，第６のGaAsFET
を介在させたことにより、入力信号レベルが第
１，第３のGaAsFETのクランプ電圧より高い場
合にもこれらのゲートからの電流の流れ込みを効
果的に抑制することができ、また主電源電圧レベ
ルを高くした場合に低レベル出力の浮き上りを防
止して安定なインバータ動作を行なうことができ
る。 従つて本発明によれば、低消費電力でかつ高速
動作が可能なGaAsLSIを実現することができる。 〔発明の実施例〕 次に本発明を、実施例を示しながら具体的に説
明する。第５図に一実施例の回路を示す。ドライ
バとなるEFET（第１のGaAsFET）５１と負荷
となるDFET（第２のGaAsFET）５２を主電源
VDDと接地間に直列接続してインバータを構成す
るのが基本である。EFET５１のドレインと
DFET５２のソース間にはレベルシフト用のシヨ
ツトキーGaAsダイオード５４，５４1，５４2を
設けている。負荷としてのDFET５２のゲートは
DFET（第３のGaAsFET）５３を介して制御電
源VSSに接続すると共に、ゲート・ソース間を共
通接続したDFET（第４のGaAsFET）５５を介
してドレイン、即ち主電源VDDに接続している。
ここでDFET５３はその飽和ドレイン電流が
DFET５５のそれより大きくなるように設定され
ている。また制御電源VSSは主電源VDDに対して
０＜VSS＜VDDなる所定の値に設定されている。
入力信号VINはゲート・ソース間を共通接続させ
たDFET（第５のGaAsFET）５６ａを介して
EFET51のゲートに供給されると同時に、もう１
つのゲート・ソース間を共通接続させたDFET
（第６のGaAsFET）５６ｂを介してDFET５３
のゲートにも供給されるようになつている。出力
信号VOUTはEFET５１のドレインから取出され
る。 この回路の動作は次のように説明できる。 まず入力信号VINが高レベル（VH）であると、
ドライバのEFET５１とDFET５３はオン（導通
状態）となる。その条件は、DFET５３のピンチ
オフ電圧をVP2，EFET５１のスレツシヨルド電
圧をVthとすると、 VH−VFETb＞VSS＋VP2 VH−VFETa＞Vth と表わされる。但しVFETaはDFET５６ａのドレ
イン・ソース間電圧、VFETbはDFET５６ｂのド
レイン・ソース間電圧である。これら２つの
DFET５６ａ，５６ｂはEFET51，DFET５３の
ゲートに印加される入力信号がゲート・ソース間
のクランプ電圧以上になつてゲートからソースに
向けて電流が流れ出すと、自分自身のドレイン・
ソース間電位差を増大させ、EFET５１，DFET
５３のゲートにある一定以上の電流が流れないよ
うなリミツタとしての動作を行なう。その閾値電
流はDFET５６ａ，５６ｂの飽和ドレイン電流に
等しい。従つてこの飽和電流値がEFET５１，
DFET５３のクランプ電圧VCE，VCDにおけるゲ
ート電流IGE，IGDとなるようにDFET５６ａ，
DFET５６ｂを設計しておくこと、入力信号が
EFET５１，DFET５３のクランプ電圧以下の時
はほぼ直接各々のゲートに印加され、クランプ電
圧以上になると各々のゲート電圧はクランプ電圧
に保持され、ゲートに流れ込む電流はこれ以上増
大しない。クランプ電圧は当然Vth，VP2より大
きい値でありEFET５１，DFET５３のオン，オ
フ動作に影響は与えない。従つて，式はゲー
ト電圧がクランプ電圧以下の場合で考えてもよく VH＞VSS＋VP2 ′ VH＞Vth ′ と書き換えることができる。 このとき、DFET５３がオンであつて、その飽
和ドレイン電流のDFET５５のそれより大きいこ
とから、DFET５３のドレイン電流はほぼVSSと
なり、これが負荷のDFET５２のゲートに印加さ
れる。一方、EFET５１がオンであるから、もし
DFET５２がオンであれば主電源VDDからDFET
５２→ダイオード５４1，５４2→EFET５１を通
つて接地へと電流が流れる。このとき出力端電位
をVOUT1、ダイオード５４1，５４2での電圧降下
を２×VDとすると、DFET５２のソース電位は VOUT1＋２×VD である。DFET５２のピンチオフ電圧をVP1（負）
とすれば、 VSS＜VOUT1＋２×VD＋VP1 が成立するとDFET５２はオフ（非導通状態）と
なる。そのための十分条件は、VOUT０である
から、 VSS＜２×VD＋VP1 ′ となる。 こうして、〜′の条件を満たすことによつ
て、DFET５２の過去の状態の如何にかかわら
ず、入力信号VINが高レベルVHのとき、EFET５
１はオン，DFET５２はオフとなる。 次に入力信号VINが低レベルVLであると、
DFET５３とEFET５１はオフとなる。その条件
は VL＜VSS＋VP2 VL＜Vth と表わされる。このとき、DFET５３がオフとな
るのでそのドレイン電位はほぼ主電源VDD電位と
なり、これがDFET５２のゲートに印加される。
これによりDFET５２はオンとなりそのソース電
位はほぼVDDとなる。従つて出力信号VOUT2は VOUT2＝VDD−２×VD となる。 以上のように、入力が高レベルVHであると出
力はほぼ０（接地電位）、入力が低レベルVLであ
ると出力は式で表わされる高レベルとなる。以
上の動作をする条件をまとめると、 VH＞VSS＋VP2 ′ VH＞Vth ′ VSS＜２×VD＋VP1 ′ VL＜VSS＋VP2 VL＜Vth VH≡VOUT2＝VDD−２×VD VL≡VOUT1０ となる。以上の式において回路中にはダイオード
順方向の立上り電圧相当の電位が発生しているこ
とが前提となるが、これを満たすには微小電流が
ダイオードに流れているだけで十分である。 この実施例では、EFET５１とDFET５２は一
方がオンのとき他方がオフであつて、主電源VDD
→DFET５２→ダイオード５４1，５４2→接地と
流れる電流は殆んどない。つまりEFET５１と
DFET５２とは疑似相補型動作をするので、ここ
での消費電力は極めて小さい。また出力部の駆動
能力を増すにはDFET５２、EFET５１の電流駆
動能力を増せばよいが、駆動能力を増しても上述
のように相補型動作をするため、この部分での消
費電力増加はわずかである。 一方、主電源VDD→DFET５５→DFET５３→
制御電源VSSの回路部は基本的には反転動作とレ
ベルシフト動作を行なうものであるが、その負荷
はDFET５２のゲートだけなので、駆動能力の小
さい低消費電力構造としても高速性が損なわれる
ことがない。 次に検討すべきは前段からの電流の流れ込み
（次段への電流の流れ出しと等価）による電力消
費についてである。これは、入力信号VINが高レ
ベルVHのときのみ問題となる。一般にMESFET
を用いる回路において入力信号はFETのゲート
に印加されるがゲートがシヨツトキー接合型であ
るため、ゲート・ソース間電圧がシヨツトキー接
合の順方向立上り電圧以上になると急激に電流が
流れ出す。従つて入力信号がある値以上になる
と、これによる電力が消費されることになる。と
ころが本実施例回路では、DFET５６ａ，DEF
５６ｂをそれぞれEFET５１，DFET５３のゲー
ト部に付加することにより、入力電圧が順方向立
上り電圧以上になつてもゲート電圧はそれ以上上
昇せず、ゲート電流が急激に出すことはない。従
つて、従来のMESFETを用いた論理回路のよう
なゲート電流が流れることによる電力消費はほと
んどない。このDFET５６ａ，DFET５６ｂを存
在させたことで、本実施例回路における相補型動
作による低消費電力性が更に補強されている点が
本実施例の特徴の一つである。 DFET５６ａ，DFET５６ｂの存在は動作条件
を緩和するというもう一つの効果を持つている。
第７図には、第５図に示す本実施例回路の入出力
伝達特性（○印）と、DFET５６ａ，５６ｂを除
いた回路の入出力伝達特性（×印）を示す。本実
施例回路によれば、入力が1V以上高くなつても
出力電圧の浮き上りがない。DFET５６ａ，５６
ｂのない回路では浮き上りがあり、そのためVDD
として設定できる電圧は1V程度という制限があ
る。ところが本実施例回路によれば、DFET５６
ａ，５６ｂの働きで、VDDを1V以上に設定しても
インバータとしての動作を安定に行なうことがで
きるという大きな長所を持たせることができる。 以上のように本実施例の回路は大駆動能力かつ
低消費電力という特徴をもち、しかも正常動作を
させることのできる電源電圧範囲が広いというこ
とが明らかとなつた。 具体的には例えば VP1＝−0.5V VP2＝−0.5V Vth＝0.2V VD＝0.8V VCL＝0.7V VDD＝3V VSS＝1V に設定すると、〜の全ての式を満足すること
ができ、本実施例回路のインバータ動作が正常に
行なわれる。 次に上記動作条件を考慮して、インバータ回路
とこれを用いたリングオシレータ回路を試作し、
負荷容量を負わせた場合につき、そのゲート当り
の伝播遅延時間および消費電力を測定し、また比
較のため第３図のＥ／Ｄ型DCFLを用いたリング
オシレータ回路を試作してその特性を測定した。
そのデータを以下に説明する。FETおよびシヨ
ツトキーダイオード用の活性層の形成はCrドー
プ半絶縁性GaAs基板への28Si+の直接イオン注入
により行なつた。注入条件は第１表に示すとおり
である。また、実施例回路のデバイス寸法は第２
表、比較例回路のデバイス寸法は第３表にそれぞ
れ示した。 所望のFET，シヨツトキーダイオード特性を
得るためにこのあと、AsH3（１％）＋Arの雰囲気
下で850℃、15分間のキヤツプレスアニールを行
なつた。次に、AuGeオーミツク電極を形成しこ
のあとFETのシヨツトキーゲート電極、シヨツ
トキーダイオードのシヨツトキー電極としてPt
を蒸着し400℃のシンタ処理を用いてFETのピン
チオフ電圧、スレツシユホールド電圧の制御を行
ない、EFETのスレツシユホールド電圧を0.2V、
DFETのピンチオフ電圧を−0.5Vに設定した。 リングオシレータ回路は15段であり、各段に容
量負荷として１辺50μｍの正方形のシヨツトキー
ダイオードを出力ラインと接地端間に挿入した。
その回路図を第６図に示す。 リングオシレータ発振波形を測定し、１段当り
の伝播遅延時間τpd、消費電力Pd、論理振幅ΔV
を求めた結果を第４表に示す。 【表】 【表】 【表】 【表】 リングオシレータ各段の負荷容量は数pF〜
10pF程度であり、高集積GaAsLSIで想定される
回路内部の負荷、外部回路の負荷条件に近いもの
であつて、第４表の測定結果は実際のGaAsLSI
中の特性を示したものと考えてよい。本実施例の
回路は、τpd・pd積という指標でみれば、Ｅ／Ｄ
型DCFLに比べて1/7以下であり、高速性，低消
費電力性に優れた回路であることが明らかとなつ
た。しかも論理振幅は2.5Vと大きく、DCFLに比
べて4.5倍になつている。 本実施例の回路において、EFET５１とDFET
５２の疑似相補型動作のためにはDFET５５は本
質的ではないが、このDFET５５はDFET５２を
オフからオンにするときの動作を高速にする上で
大きな意味をもつ。 また第５図から明らかなように、本実施例の回
路では製造上プロセス制御が難しいEFETは１個
しか用いていず、他は全て製造の容易なDFETで
ある。その結果、本実施例回路の製造歩留りは
Ｅ／Ｄ型DFETと基本的に同一レベルと考えてよ
く、ICの性能／価格比は高いものとなる。この
ように製造歩留りの低いEFETが１個だけで疑似
相補型動作を実現できるのは、ダイオード５４の
存在と制御電源VSSの供給によるためであるが、
制御電源VSSの必要性は本発明の利点を減じるも
のではない。何故なら、主電源VDDに対して制御
電源VSSは常に０＜VSS＜VDDなる関係にあり、IC
内部で例えばシヨツトキーダイオードにより主電
源VDDの電圧を落とすことで制御電源VSSを得る
ことができ、IC外部からは単一電源動作のよう
にして動作させ得るからである。 本発明の回路は、電源電圧VDD，VSS、シヨツ
トキーダイオード５４の個数や逆方向飽和電流
（これはダイオード接合面積による）、DFETのピ
ンチオフ電圧、EFETのスレツシヨルド電圧など
を変えることで、論理振幅を大きくすることがで
きる。しかも本発明回路は、DFET５６ａ，
DFET５６ｂの働きによりFETのゲート部にお
けるクランプ現象が起こらないようになつている
ので、論理振幅を大きくするための各部の変更に
際し、自由度が大きい。 従つて本発明の回路は、TTLコンパチブルの
レベルで動作させることも容易に実現でき、
GaAsICと他の回路とのインターフエース方式の
問題も解決できる。またGaAsICだけでシステム
を作り上げる場合にもICチツプ同志の間の信号
伝送には耐ノイズ対策は重要でそのためには論理
振幅をIC内部に比べ、IC外部で大きくしておく
ことが一つの方法だが、この目的のためにも本発
明回路は有効である。 またラインドライブなどのためドライブ能力を
増したい場合には、EFET５１，DFET５２のゲ
ート幅を大きくすればよく、それにもかかわらず
相補型動作のため消費電力は大きくならないとい
う利点をもつ。 以上詳述したように本発明によれば、従来の
BFLやSDFL並みのデバイス数とDCFL並みのプ
ロセス技術でこれらの回路より格段に優れた高速
性，大駆動能力および低消費電力性を実現するこ
とが可能となり、GaAsICのLSI化に果たす役割
は極めて大きい。 なお、以上の説明では専らGaAsICを用いた例
を示したが、MESFETを構成FETとしている点
から、他の半導体材料、例えばInP，Si等を用い
た場合にも本発明を適用することが可能である。
また第５図においてDFET５５はDFET５３の負
荷としての役割をもつものであるから、これを抵
抗に置換しても同様の効果が得られる。
第１図はBFLと呼ばれるGaAsMESFETを用
いた論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAsMESFETを用いた論理ゲート回
路の回路図、第３図はDCFLと呼ばれる
GaAsMESFETを用いた論理ゲート回路の回路
図、第４図は従来の各種論理回路の速度−消費電
力の領域を示した図、第５図は本発明の一実施例
のGaAsIC用の基本論理回路の回路図、第６図は
第５図の回路により試作したリングオシレータを
示す図、第７図は同じく第５図の実施例回路と、
第５図のDFET５６ａ，５６ｂを除いた比較例回
路を実際に試作して測定した入力−出力特性を示
す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５４1，５４2…シヨツトキー
GaAsダイオード、５５…DFET（第４の
GaAsFET）、５６ａ…DFET（第５の
GaAsFET）、５６ｂ…DFET（第６の
GaAsFET）、VDD…主電源、VSS…制御電源。
いた論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAsMESFETを用いた論理ゲート回
路の回路図、第３図はDCFLと呼ばれる
GaAsMESFETを用いた論理ゲート回路の回路
図、第４図は従来の各種論理回路の速度−消費電
力の領域を示した図、第５図は本発明の一実施例
のGaAsIC用の基本論理回路の回路図、第６図は
第５図の回路により試作したリングオシレータを
示す図、第７図は同じく第５図の実施例回路と、
第５図のDFET５６ａ，５６ｂを除いた比較例回
路を実際に試作して測定した入力−出力特性を示
す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５４1，５４2…シヨツトキー
GaAsダイオード、５５…DFET（第４の
GaAsFET）、５６ａ…DFET（第５の
GaAsFET）、５６ｂ…DFET（第６の
GaAsFET）、VDD…主電源、VSS…制御電源。
Claims (1)
- 【特許請求の範囲】 １ インバータ回路のドライバとなるノーマリオ
フ型の第１のGaAsFETおよび負荷となるノーマ
リオン型の第２のGaAsFETと、これら第１、第
２のGaAsFETの間に介在されたレベルシフト用
のGaAsダイオードと、そのドレイン側を前記第
２のGaAsFETのゲートに接続して前記第１の
GaAsFETのゲートに供給される入力信号により
ゲート制御されて所定の制御電源を選択的に前記
第２のGaAsFETのゲートに供給するノーマリオ
ン型の第３のGaAsFETと、ゲート・ソース間を
共通接続して前記第２のGaAsFETのドレイン・
ゲート間に介在させたノーマリオン型の第４の
GaAsFETと、ゲート・ソース間を共通接続しソ
ース側を前記第１のGaAsFETのゲートに接続し
ドレイン側を信号入力端子に接続したノーマリオ
ン型の第５のGaAsFETと、ゲート・ソース間を
共通接続してソース側を前記第３のGaAsFETの
ゲートに接続しドレイン側を信号入力端子に接続
したノーマリオン型の第６のGaAsFETとを集積
し、且つ前記第１のGaAsFETとレベルシフト用
のGaAsダイオードとの接続部にインバータ回路
の出力端子を設けるように構成され、前記入力信
号が高レベルのとき前記第１および第３の
GaAsFETがオン、第２のGaAsFETがオフとな
り、前記入力信号が低レベルのとき前記第１およ
び第３のGaAsFETがオフ、第２のGaAsFETが
オンとなるように各部の電位関係を設定したこと
を特徴とするGaAs論理集積回路。 ２ 前記第３のGaAsFETは、その飽和ドレイン
電流が前記第４のGaAsFETのそれより大きく設
定されている特許請求の範囲第１項記載のGaAs
論理集積回路。 ３ 前記第５のGaAsFETは、その飽和ドレイン
電流が前記第１のGaAsFETのゲート・ソース間
ダイオード特性における順方向立上り電圧に対応
する電流より小さくなるように設定され、前記第
６のGaAsFETは、その飽和ドレイン電流が前記
第３のGaAsFETのゲート・ソース間ダイオード
特性における順方向立上り電圧に対応する電流よ
り小さくなるように設定されている特許請求の範
囲第１項記載のGaAs論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037501A JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037501A JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163858A JPS59163858A (ja) | 1984-09-14 |
| JPH0347778B2 true JPH0347778B2 (ja) | 1991-07-22 |
Family
ID=12499269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037501A Granted JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163858A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546760A (en) * | 1977-06-17 | 1979-01-19 | Fujitsu Ltd | Logic circuit |
| FR2449369A1 (fr) * | 1979-02-13 | 1980-09-12 | Thomson Csf | Circuit logique comportant une resistance saturable |
-
1983
- 1983-03-09 JP JP58037501A patent/JPS59163858A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163858A (ja) | 1984-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034629A (en) | Output control circuit for reducing through current in CMOS output buffer | |
| JPH03500114A (ja) | 抗雑音性論理ゲートおよびメモリ・セルの新ファミリー | |
| US4663543A (en) | Voltage level shifting depletion mode FET logical circuit | |
| US4810969A (en) | High speed logic circuit having feedback to prevent current in the output stage | |
| JPH06303126A (ja) | インターフェース回路 | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| US4931670A (en) | TTL and CMOS logic compatible GAAS logic family | |
| US4885480A (en) | Source follower field-effect logic gate (SFFL) suitable for III-V technologies | |
| US4712022A (en) | Multiple input OR-AND circuit for FET logic | |
| US4954730A (en) | Complementary FET circuit having merged enhancement/depletion FET output | |
| JPH0347777B2 (ja) | ||
| US5852382A (en) | Three-state CMOS output buffer circuit | |
| JPH0347778B2 (ja) | ||
| US5173622A (en) | Source coupled logic circuit with reduced power consumption | |
| JPH02280413A (ja) | 基本論理回路 | |
| US4849717A (en) | Oscillator circuit | |
| JP3086754B2 (ja) | 半導体論理集積回路 | |
| US5343091A (en) | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits | |
| JPH0411050B2 (ja) | ||
| US6111430A (en) | Circuit for interfacing a first type of logic circuit with a second type of logic circuit | |
| JPH0347776B2 (ja) | ||
| EP0282249A2 (en) | Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source | |
| CA1244529A (en) | Depletion mode fet logic system | |
| JP2751419B2 (ja) | 半導体集積回路 | |
| JP2830222B2 (ja) | 半導体集積回路装置 |