JPH0442758B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関する。

従来のRAM（ランダム・アクセス・メモリ）
やROM（リード・オンリ・メモリ）は、データ
の読出しあるいは書込みの際に、外部からアドレ
ス信号を供給して１ビツトずつあるいは１バイト
（８ビツト）のような所定のビツト数のデータ群
ごとに、読出し、書込みを行なうようにされてい
た。

そのため、例えばデイスプレイ用のデータの読
出しのように一まとまりの任意の多数ビツトのデ
ータを読み出すような場合、従来のRAMや
ROMにあつては、１ビツトあるいは１バイトご
とにアドレス信号をCPU等において作つてRAM
やROMに供給して、ランダムアクセスしてやら
なければならないので、アドレス信号を供給する
外部装置の動作が複雑になるとともに、読出し速
度も早くすることができないという不都合があつ
た。

この発明の目的は、ランダムアクセス機能とシ
リアルアクセス機能とを持つ半導体記憶装置を提
供することにある。

この発明の他の目的は、シリアルアクセス動作
時、読み出し動作、書き込み動作を高速に行なう
ことのできる半導体記憶装置を提供することにあ
る。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

この発明の後述する実施例に従えば、半導体記
憶装置に初期設定可能な内部アドレス発生回路が
設けられ、この内部アドレス発生回路から連続的
に変化される内部アドレス信号を発生させて、こ
の半導体記憶装置に、ランダムアクセス機能の他
に、シリアルアクセスさせる機能をも持たせるよ
うにされる。これにより任意のビツト数のデータ
を外部からのアドレス信号の供給を受けることな
く連続的に読み書きできるようにして、CPU等
の外部装置の負担を少なくし、使い易さを向上さ
せることができる。

さらに、この発明の後述する実施例に従えば、
新たに付加されたシリアルアクセスの実行時にお
いて、高速の読出し、書込み動作が行なえるよう
にするために、センスアンプの出力がスイツチ手
段を介してレジスタに供給されるようにされる。

以下、図面に基づいてこの発明を説明する。

一例として、64KビツトダイナミツクRAMに
適用した場合を説明する。

第１図において、点線で囲まれた各ブロツク
は、周知の半導体集積回路技術によつて、１つの
半導体基板上に形成されている。

第１図に示される実施例の回路は、所定のアド
レスピンからアドレスマルチプレクス方式によ
り、アドレス信号が２回に分けて供給されること
によりランダムアクセスされて１ビツトずつデー
タが読み書きされるとともに、１６ピンパツケー
ジにおいて空いている１番ピンから適当な制御信
号が供給されることにより、複数ビツトのデータ
がシーケンシヤルに読み書きできるようにされて
いる。

第１図においては、１は64Kビツトのメモリセ
ルが例えば256×256ビツトのようなマトリツクス
状に配設されてなるメモリセルアレイである。

２ａ，２ｂはアドレスバツフア回路で、このア
ドレスバツフア回路２ａ，２ｂには、図示しない
CPU（マイクロプロセツサ）等から２回に分けて
与えられるＸ系のアドレス信号A_x0〜A_x7とＹ系
のアドレス信号A_y0〜A_y7が入力される。

３ａ，３ｂは上記アドレスバツフア回路２ａ，
２ｂの出力信号a_xi，_xi，a_yi，_yiを受けて、上記
メモリセルアレイ１の中からアドレス信号A_xi，
A_yiに対応する一のメモリセルを選択するための
ＸデコーダおよびＹデコーダである。

４は内部信号発生回路で、この内部信号発生回
路は、CPU等から供給される行アドレスストロ
ープ信号（以下信号と称する）および列ア
ドレスストロープ信号（以下信号と称する）
に基づいて、上記アドレスバツフア回路２ａ，２
ｂとＸ，Ｙデコーダ３ａ，３ｂを動作させる制御
信号φ_x1，φ_x2，φ_y1，φ_y2及び読み出し動作、書き
込み動作で必要な各種内部制御信号（図示せず）
を発生する。

内部信号発生回路４は、１番ピンから供給され
る外部制御信号φに基づいて、内部制御信号φ_c，
φ_sも発生する。

５ａ，５ｂはカウンタ回路であつて、カウンタ
回路５ａには上記内部信号発生回路４からクロツ
クが供給されてカウントアツプされる。カウンタ
回路５ａがオーバーフローすると、キヤリーがカ
ウンタ回路５ｂに送られて、このキヤリーによつ
てカウンタ回路５ｂがカウントアツプされて行
く。カウンタ回路５ａ，５ｂはそれぞれ行アドレ
ス信号A_xiと列アドレス信号A_yiのピツト数と等し
い桁数を有するバイナリカウンタからなり、その
出力が内部アドレス信号とされる。

６ａ，６ｂは上記内部信号発生回路４から供給
される制御信号φ_sによつて、外部アドレス信号
A_xi，A_yiまたは上記カウンタ回路５ａ，５ｂから
の内部アドレス信号を選択的に上記アドレスバツ
フア回路２ａ，２ｂに供給するためのスイツチ回
路である。なお、７はデータの入出力バツフア回
路である。

上記回路においては、１番ピンから供給される
外部制御信号φがハイレベルにされているときに
は、通常のランダムアクセスにより１ビツトずつ
データの読み書きがなされるようにされている。

つまり、外部制御信号φがハイレベルの状態で
は、内部制御信号φ_sがハイレベルのままにされ
て、スイツチ回路６ａ，６ｂがカウンタ５ａ，５
ｂの出力をカツトし、外部アドレス信号A_xi，A_yi
をアドレスバツフア回路２ａ，２ｂに供給させる
ような状態にされる。そして、信号がハイ
レベルからロウレベルに変化されると、制御信号
φ_x1がハイレベルに変化されて、アドレスバツフ
ア回路２ａがスイツチ回路６ａを介してアドレス
信号A_x0〜A_x7を取り込んで内部にラツチする。
これによつて、信号a_xi，_xiが形成されてＸデコ
ーダ３ａに供給される。Ｘデコーダ３ａは、
RAS信号に基づいて形成される制御信号φ_x2が信
号φ_x1よりも少し遅れてハイレベルに立ち上がる
と、アドレス信号A_xiに対応するワード線を１本
だけ選択レベルにさせる。

次に、信号がハイレベルからロウレベル
に変化されると、内部信号発生回路４からアドレ
スバツフア回路２ｂに供給される制御信号φ_y1が
ハイレベルに変化される。すると、このとき
CPU等から供給される列アドレス信号A_y0〜A_y7
がアドレスバツフア回路２ｂに取り込まれラツチ
される。続いて、制御信号φ_y2がハイレベルに変
化されると、Ｙデコーダ３ｂがアドレスバツフア
回路２ｂの出力信号a_yi，_yiによつて、アドレス
信号A_yiに対応した１本のデータ線を選択する。

これによつて、外部アドレス信号A_xi，A_yiに応
じた１ビツトのデータがメモリセルアレイ１から
読み出されて入出力バツフア回路７から出力さ
れ、あるいは入出力バツフア回路７に入力された
１ビツトのデータが選択されたメモリセルに書き
込まれる。

データの読出し、書込みの切換えは、CPUか
ら供給されるライトネーブル信号によつて入
出力バツフア回路７の状態が変更されることによ
り行なわれる（図示せず）。

次に第１図の回路におけるシリアルアクセス動
作を説明する。

１番ピンから供給される外部制御信号φが、第
２図に示すようにハイレベルからロウレベルに変
化されると、内部信号発生回路４から出力される
信号によつてカウンタ５ａ，５ｂがリセツトされ
る。また、スイツチ回路６ａ，６ｂに供給される
内部制御信号φ_sがハイレベルからロウレベルに変
化される。これによつて、スイツチ回路６ａ，６
ｂは、外部アドレス信号を遮断して、カウンタ５
ａ，５ｂの出力（内部アドレス信号）をアドレス
バツフア回路２ａ，２ｂに供給させるような状態
にされる。

また、外部制御信号φがロウレベルに変化して
から、信号がハイレベルからロウレベルに
変化するタイミングで、内部信号発生回路４から
カウンタ５ａに供給される制御信号φ_cに同期し
て、外部から供給されるアドレス信号A_xiがカウ
ンタ５ａに取り込まれる。続いて、信号が
ロウレベルに変化するタイミングで、アドレス信
号yiがカウンタ５ｂに取り込まれる。

しかる後、１番ピンから供給される外部制御信
号φが、第２図のごとく、適当な周期で変化され
ると、内部信号発生回路４からカウンタ５ａに対
して同周期のクロツクＣが供給されて、カウンタ
５ａがカウントアツプされて行く。

このようにしてアツプされるカウンタ５ａおよ
び５ｂの出力がアドレスバツフア回路２ａ，２ｂ
に供給されると、デコーダ３ａ，３ｂによつてア
ドレスが一つずつ更新されて行き、連続的にデー
タの読出し、書込みが行なわれる。

従つて、第４図Ｂに示すようにメモリセルアレ
イ内の所望の番地（先頭アドレス）から所望の番
地（最終アドレス）までに格納されている任意の
ビツト数のデータを連続的に読み出したい場合に
は、制御信号φがロウレベルにされてから、
RAS信号と信号の立下がりに同期して先頭
アドレスをカウンタ５ａ，５ｂに入れてやり、読
み出すデータのビツト数に応じたクロツクを外部
制御信号φにのせて１番ピンより供給してやれば
よい。

読み出すべきデータのビツト数は、例えば、
CPU内のALU（算術論理ユニツト）を用いて、最
終アドレスから先頭アドレスを引き算するなどし
て得ることができる。

ただし、CPU等の外部装置で所定の数のクロ
ツクを形成する代わりに、RAM内部に２つのカ
ウンタとALUを設けて、先頭アドレスと最終ア
ドレスの差（データビツト数）をこのALUで演
算して第２のカウンタに入れ、外部から供給され
るクロツクで第２のカウンタをダウンカウントさ
せて、０になつた時点で上記カウンタ５ａのカウ
ントアツプを停止させることにより、所望のアド
レスから所望のアドレスまでの任意のビツト数の
データを読み出させるようにしてもよい。

また、先頭アドレスをカウンタ５ａ，５ｂにセ
ツトさせるようにするとともに、最終アドレスを
セツトするためのレジスタと、このレジスタと上
記カウンタ５ａ，５ｂの値を比較するための比較
回路とを設けて、両者の値が一致した時点でカウ
ンタ５ａ，５ｂのカウントアツプを停止させて、
所望のアドレス領域からデータを読み出すように
してもよい。

上記の場合には、第３図に示すように、外部制
御信号φがロウレベルにされてから最初の
信号の立下がりで先頭アドレスの行アドレス信号
A_xiを、また最初の信号の立下がりで列アド
レス信号A_yiをカウンタ５ａと５ｂに取り込み、
次に信号の２回目の立下がりで最終アドレ
スの行アドレス信号A_xiを、また２回目の信
号の立下がりで列アドレス信号A_yiをレジスタに
取り込むようにしてやればよい。

上記回路において、第４図Ａに示すごとく、ア
ドレスの０番地から最後の番地までのすべてのデ
ータを続けて読み出すような使い方を対象とする
場合には、例えば電源投入によりリセツト信号を
形成するリセツト回路を設けて、電源投入と同時
にカウンタ５ａ，５ｂをリセツトさせるようにす
る。そして、上記と同様に、外部制御信号φに基
づいて形成されるクロツクをカウンタ５ａに供給
してカウントアツプさせることにより、すべての
アドレスをアクセスさせて全データを順次連続的
に読み出させることができる。

なお、シリアルアクセス動作の場合、上述した
制御信号φ_x1，φ_x2，φ_y1，φ_y2及び読み出し動作、
書き込み動作で必要な各種の内部制御信号、例え
ばセンスアンプを動作させるための内部制御信号
等は、上記外部制御信号φに基づいて形成され
る。すなわち、この場合、上記内部信号発生回路
４は、上記外部制御信号φの変化（例えばハイレ
ベルからロウレベルへの変化）毎に、上述した各
種の制御信号を形成する。

上記実施例では、先頭アドレスから最終アドレ
スに向かつて順次データを読み出すようにされて
いるが、カウンタ５ａ、５ｂに最終アドレスを入
れてカウントダウンさせることによつて、逆向き
にデータを読み出させることも可能である。

また、上記実施例では一例として64Kビツト
RAMに適用した場合を説明したが本発明は256K
ビツトRAMやROM等にも適用することができ
る。

256KビツトRAMでは１６ピンパツケージの場
合１番ピンがアドレスA₈として使用されるので、
上記実施例における外部制御信号φを供給するピ
ンがなくなる。しかしながら、この場合には、
RAS信号と信号の変化のタイミングの相違
によつて、ランダムアクセスモードかシリアルア
クセスモードかを判別させるとともに、シリアル
アクセス時には信号または信号の周期
的な変化によりカウンタ５ａをカウントアツプさ
せるクロツクを形成してカウンタ５ａに供給し、
カウンタ５ａ，５ｂより連続的に変化される内部
アドレスを発生させることができる。また、読み
出し動作、書き込み動作において必要な上述した
各種制御信号は、信号または信号の変
化をもとに内部信号発生回路４で形成するように
する。

次に、本発明の他の実施例を第５図を用いて説
明する。

この実施例は、センスアンプ８の次段にバツフ
アレジスタ９を設けることにより、読出し動作の
高速化を図ったものである。

上記センスアンプ８とバツフアレジスタ９との
間には、内部信号発生回路４から出力される制御
信号φ_SBによつてコントロールされて回路間を接
続、または遮断するためのスイツチ回路１０が設
けられている。すなわち、スイツチ回路１０は、
内部信号発生回路４からの制御信号φ_SBによつて、
センスアンプ８の出力をバツフアレジスタ９へ伝
える状態と、伝えない状態とのいずれかにされ
る。

また、この実施例では、アドレスバツフア回路
２ａ，２ｂの後段に、外部アドレスと内部アドレ
スの切換えを行なうスイツチ回路６ａ，６ｂが設
けられている。スイツチ回路６ａ，６ｂは内部信
号発生回路４から出力される制御信号φ_Sによつ
て、アドレスバツフア回路２ａ，２ｂの出力信号
またはカウンタ５ａ，５ｂの出力を選択的にＸデ
コーダ３ａとＹデコーダ３ｂに供給するようにさ
れている。カウンタ５ａはカウンタ５ｂからのキ
ヤリーCRによつてカウントアツプされるように
されている。

第５図の実施例の回路では、シリアルアクセス
モード時にメモリセルアレイ１内のデータを、第
４図Ｃに示すように、所望の行から所望の行まで
連続的に読み出すことができる。

ランダムアクセスモード時には、アドレスバツ
フア２ａに外部から供給された外部アドレス信号
A_xiに応じてＸデコーダ３ａにより対応するワー
ド線が選択レベルにされる。すると、そのワード
線に接続されているすべてのメモリセルのデータ
が同時にセンスアンプ８に読み出されて保持され
る。そして、アドレスバツフア２ｂに供給される
外部アドレス信号A_yiに応じて、Ｙデコーダ３ｂ
によりそのうち一つのデータが選択されて、Ｙデ
コーダ３ｂ及び入出力バツフア７を介して出力さ
れるようにされている。

しかして、シリアルアクセスモード時には、内
部信号発生回路４からの制御信号φ_Cによつて、
CPU等から供給される先頭アドレスを示すアド
レス信号A_xiがカウンタ５ａに取り込まれる。そ
して、内部制御信号φ_Sによつてスイツチ回路６ａ
が切り換えられて、アドレスバツフア２ａの出力
信号が遮断されて、カウンタ５ａの出力がＸデコ
ーダ３ａに供給される。その結果、先頭アドレス
を含む一行のデータがセンスアンプ８に読み出さ
れる。読み出された一行分のデータは全ビツト同
時に、バツフアレジスタ９に転送される。一方、
カウンタ５ｂは、内部信号発生回路４から供給さ
れるクロツクＣによつてカウントアツプされる。
このカウンタ５ｂの出力を受けてＹデコーダ３ｂ
がバツフアレジスタ９に保持されているデータを
１ビツトずつ順次出力させる。バツフアレジスタ
９のデータが、Ｙデコーダ３ｂによつて順次読み
出されているとき、バツフアレジスタ９とセンス
アンプ８とは、スイツチ回路１０によつて切り離
され、センスアンプ８にはメモリセルアレイ１か
ら次の行のデータが読み出されて保持されるよう
にされている。

これによつて、ワード線の選択レベルへの立上
がりの遅れによる読出し動作の遅れが見かけ上な
くなり高速読出し動作が可能とされる。

読み出すべき最初の行、以降の行のデータの読
み出しは、例えば、前の行のデータがバツフアレ
ジスタ９に転送され、カウンタ５ｂがカウントア
ツプされ始めた後、カウンタ５ｂが完全にオーバ
ーフローする前に、カウンタ５ｂからカウンタ５
ａにキヤリーが送られてカウンタ５ａが一だけカ
ウントアツプされるようにすればよい。これによ
つて、バツフアレジスタ９の読出しが終了する前
に、次の行のワード線が駆動されて、データがセ
ンスアンプ８に読み出されているようにされる。

なお、シリアルアクセス動作の場合、上記制御
信号φ_x2は、例えばキヤリー信号CRに同期して、
内部信号発生回路４で形成され、上記制御信号
φ_y2は、例えば制御信号φを基に、内部信号発生
回路４で形成されるようにされている。また、こ
のモードにされたとき、読出し動作、書き込み動
作で必要な各種制御信号は、例えば、キヤリー信
号CRに同期した信号、外部制御信号φ等に基づ
いて内部信号発生回路４で形成される。

以上説明したように、この発明に係る半導体記
憶装置は、ランダムアクセス機能の他に、シリア
ルアクセス機能を有するようにされているので、
一まとまりのデータ群を連続して読み出すような
場合に、シリアルアクセスモードで使用されるこ
とにより、内部アドレス信号が発生されて所望の
データが自動的に読み出される。そのため、外部
装置においてデータを読み出すために一ビツトず
つアドレス信号を形成してやる必要がなくなる。
これによつて、CPU等の外部装置における負担
が軽減され記憶装置の使い易さが向上される。

さらに、メモリセル一行分のデータを一時に読
み出してラツチするセンスアンプの後段に、バツ
フアレジスタを設け、センスアンプからこのバツ
フアレジスタに転送され保持されているデータを
読み出している間に、次の行のデータをセンスア
ンプに読み出してラツチさせるようにすることに
よつて、高速の読出し動作が可能とされる。ま
た、一行分のデータを書き込むのに、ワード線の
選択が１回で済むため、高速の書き込み動作が可
能である。

この発明は、前記実施例に限定されない。前記
実施例は、アドレスマルチプレスク方式を使つた
半導体記憶装置であつたが、例えば、Ｘ系の外部
アドレス信号A_xiとＹ系の外部アドレス信号A_yiと
が同時に供給されるような方式の半導体記憶装置
であつてもよい。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施
例を示すブロツク図、第２図はそのシリアルアク
セスモード時における制御信号のタイミングチヤ
ート、第３図は同じく他の構成列におけるシリア
ルアクセスモード時の制御信号のタイミングチヤ
ート、第４図は各実施例におけるシリアルアクセ
スモード時のデータの読出し書込み方式を示すメ
モリマツプ、第５図は本発明の他の実施例を示す
ブロツク図である。 １……メモリセルアレイ、３ａ，３ｂ……デコ
ーダ、４……内部信号発生回路、５ａ、５ｂ……
内部アドレス発生回路（カウンタ）。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のメモリセルがマトリツクス状に配設
   されてなるメモリアレイと、アドレス信号が入力
   され上記メモリアレイ内から一つのビツトを選択
   するためのデコーダ回路と、内部アドレス信号を
   形成する内部アドレス発生回路と、センスアンプ
   と、バツフアレジスタと、該センスアンプと該バ
   ツフアレジスタとの間に設けられた、該センスア
   ンプ出力を該バツフアレジスタへ伝えるかまたは
   伝えないようにするための第１スイツチ回路と、
   アドレスバツフアと、該アドレスバツフアと上記
   デコーダ回路の間に外部アドレス信号または上記
   内部アドレス信号を選択的に上記デコーダ回路へ
   伝える第２スイツチ回路と、外部端子から供給さ
   れる外部制御信号に基づいて少なくとも上記内部
   アドレス発生回路を動作させる信号および上記第
   ２スイツチ回路の制御信号を形成するための内部
   信号発生回路と、少なくともデータ出力機能を有
   する入出力回路とを備え、上記内部アドレス発生
   回路は読み出すべきデータの先頭アドレスをセツ
   ト可能な構成とし、読み出すべきデータの最終ア
   ドレスをセツト可能なレジスタと、該レジスタの
   値と上記内部アドレス発生回路の値とを比較する
   ための比較回路とを設けて、両者の値が一致した
   時点で上記内部アドレス信号の発生を停止させる
   ことにより、上記メモリアレイの所望のアドレス
   領域から所望のビツト数のデータを上記バツフア
   レジスタを介して上記入出力回路から連続的に読
   み出し可能としたことを特徴とする半導体記憶装
   置。 ２ 上記内部アドレス発生回路が、上記内部信号
   発生回路から出力される信号によつて、所定の初
   期状態に設定されることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ３ 初期設定された上記内部アドレス発生回路
   が、外部から供給される信号または内部の発振回
   路からのクロツク信号によつてカウントアツプあ
   るいはカウントダウンされて、連続的に変化され
   る内部アドレス信号が形成されるようにされてな
   ることを特徴とする特許請求の範囲第２項記載の
   半導体記憶装置。