JPH044614B2 - - Google Patents
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- JPH044614B2 JPH044614B2 JP58191870A JP19187083A JPH044614B2 JP H044614 B2 JPH044614 B2 JP H044614B2 JP 58191870 A JP58191870 A JP 58191870A JP 19187083 A JP19187083 A JP 19187083A JP H044614 B2 JPH044614 B2 JP H044614B2
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- emulator
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピユータを用いたプロ
トタイプシステムを開発するためのエミユレータ
で用いる同期スタート回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronous start circuit used in an emulator for developing a prototype system using a microcomputer.
本発明は従来単独で使用していたエミユレータ
を、複数同時に使用することを可能とするもので
各々のエミユレータを一つのエミユレータに同期
して始動させることができるようにしたものであ
る。 The present invention makes it possible to use a plurality of emulators at the same time, instead of using one emulator in the past, and each emulator can be started in synchronization with one emulator.
従来、エミユレータを複数台同時使用する形態
のシステムにおいて、各エミユレータが同期して
スタートするものはなかつた。
Conventionally, in a system in which a plurality of emulators are used simultaneously, there is no system in which the emulators start in synchronization.
本発明は、複数台同時使用する形態のマルチエ
ミユレータシステムにおいて、各々のエミユレー
タを一つのエミユレータに同期させ全エミユレー
タを始動できるようにした同期スタート回路を提
供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronized start circuit that can synchronize each emulator with one emulator and start all emulators in a multi-emulator system in which a plurality of emulators are used simultaneously.
本発明は、複数のエミユレータを同時に使用す
るマルチエミユレータシステムのそれぞれのエミ
ユレータに設けられ、この複数のエミユレータを
同期してスタートさせる同期スタート回路におい
て、エミユレータでエミユレーシヨンを実行させ
る期間とそうでない期間とを識別するためのエミ
ユレーシヨン信号が入力されるエミユレーシヨン
信号入力端子と、他のエミユレータの同期スター
ト回路の同じ端子に接続される信号端子とを備
え、上記エミユレーシヨン信号を上記信号端子に
出力するオープンコレクタゲートと、上記信号端
子の状態がエミユレーシヨン状態を示す信号論理
のときに上記エミユレーシヨン信号入力端子のエ
ミユレーシヨン信号を通過させてこのエミユレー
タのマイクロコンピユータを動作させエミユレー
シヨンを実行させる論理ゲートとを備えたことを
特徴とする。
The present invention provides a synchronous start circuit that is provided in each emulator of a multi-emulator system that uses a plurality of emulators at the same time and starts the plurality of emulators in synchronization. an open collector comprising an emulation signal input terminal into which an emulation signal for identifying the emulator is input, and a signal terminal connected to the same terminal of a synchronous start circuit of another emulator, and outputting the emulation signal to the signal terminal. and a logic gate that allows the emulation signal of the emulation signal input terminal to pass through to operate the microcomputer of the emulator to execute emulation when the state of the signal terminal is a signal logic indicating an emulation state. Features.
エミユレーシヨンを実行させる期間とそうでな
い期間とを識別するためのエミユレーシヨン信号
をオープンコレクタゲートによつて他のエミユレ
ータの同期スタート回路に接続される端子に出力
する。
An emulation signal for identifying a period in which emulation is to be executed and a period in which it is not is outputted to a terminal connected to a synchronous start circuit of another emulator by an open collector gate.
この端子の論理は、他のエミユレータの状態に
よつて決まり、マルチエミユレータを構成する全
エミユレータがエミユレーシヨン状態の論理のと
き、このエミユレータのエミユレーシヨン信号を
通過させて、このエミユレータのマイクロコンピ
ユータを動作させてエミユレーシヨンを実行させ
る。 The logic of this terminal is determined by the state of other emulators. When all emulators that make up the multi-emulator are in the emulation state, the emulation signal of this emulator is passed through to operate the microcomputer of this emulator. to perform emulation.
このように、他のエミユレータのエミユレーシ
ヨン信号に同期し各エミユレータのエミユレーシ
ヨンの実行を始動させることができる。 In this way, execution of emulation in each emulator can be started in synchronization with the emulation signals of other emulators.
以下図面を参照して本発明の実施例を説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明一実施例のマルチエミユレータ
の同期スタート回路を示す回路図である。 FIG. 1 is a circuit diagram showing a synchronous start circuit of a multi-emulator according to an embodiment of the present invention.
ａ端子は、このエミユレータのターゲツトシス
テムの持ち信号が入力される端子、ｂ端子は、エ
ミユレーシヨンを実行させる期間かそうでない期
間かを区別するためのエミユレーシヨン信号が入
力される端子、ｃ端子は他のエミユレータの同じ
端子に接続される端子で、エミユレーシヨン信号
を他のエミユレータに出力し、他のエミユレータ
からのエミユレーシヨン信号が入力される端子で
ある。ａ端子の入力はオア回路Ｇ１の一方に入力
される。このオア回路Ｇ１の出力はアンド回路Ｇ
２の一方に入力されて、アンド回路Ｇ２の出力は
ラインｌ１を介してこのエミユレータがエミユレ
ーシヨンを行うマイクロコンピユータ（以下エミ
ユレーシヨンCPUという）Ｍに入力される。こ
のエミユレーシヨンCPUMは動作待ち機能を有
するものである。また、エミユレーシヨン信号入
力は、NAND回路Ｇ５の一方の入力に導かれる。
他方エミユレーシヨン信号入力はオープンコレク
タゲートであるバツフア回路Ｇ３によりｃ端子に
結合される。ｃ端子の入力はインバータ回路Ｇ４
をNAND回路Ｇ５の他方の入力に導かれるとと
もに、オア回路Ｇ１の他方の入力に導かれる。
NAND回路Ｇ５の出力はアンド回路Ｇ２の他方
の入力に導かれる。 The a terminal is a terminal to which a signal of the target system of this emulator is input, the b terminal is a terminal to which an emulation signal is input to distinguish between periods in which emulation is executed and periods in which emulation is not executed, and c terminal is a terminal to which other signals are input. A terminal that is connected to the same terminal of an emulator, outputs an emulation signal to another emulator, and is a terminal into which an emulation signal from another emulator is input. The input of the a terminal is input to one side of the OR circuit G1. The output of this OR circuit G1 is the AND circuit G
2, and the output of the AND circuit G2 is inputted via line l1 to a microcomputer (hereinafter referred to as emulation CPU) M on which this emulator performs emulation. This emulation CPU has an operation wait function. Further, the emulation signal input is guided to one input of the NAND circuit G5.
On the other hand, the emulation signal input is coupled to the c terminal by a buffer circuit G3 which is an open collector gate. The input of c terminal is inverter circuit G4
is guided to the other input of the NAND circuit G5, and is also guided to the other input of the OR circuit G1.
The output of NAND circuit G5 is guided to the other input of AND circuit G2.
なおｃ端子には＋5Vの電源端子が接続された
プルアツプ抵抗である抵抗器Ｒを接続するスイツ
チSWが接続されている。このスイツチSWは、
マルチエミユレータを構成する中の一つのエミユ
レータのみをオンするためのものであり、この場
合にはｃ端子には他のエミユレータは接続されな
い。 Note that the c terminal is connected to a switch SW that connects a resistor R, which is a pull-up resistor, to which a +5V power supply terminal is connected. This switch SW is
It is used to turn on only one emulator in a multi-emulator, and in this case, no other emulator is connected to the c terminal.
次に本実施例回路の動作を第２図を参照しなが
ら説明する。 Next, the operation of the circuit of this embodiment will be explained with reference to FIG.
マルチエミユレータを構成して使用するときに
はｃ端子に同様の同期スタート回路のｃ端子に接
続して用いる。マルチエミユレータを構成させず
にこの回路を有するエミユレータ単体でエミユレ
ーシヨンを行う場合は、ｃ端子を開放して使用す
る。 When constructing and using a multi-emulator, the c terminal is connected to the c terminal of a similar synchronous start circuit. When performing emulation with a single emulator having this circuit without configuring a multi-emulator, the c terminal is left open.
この実施例は、オープンコレクタタイプの論理
回路であるバツフア回路Ｇ３によつてマルチエミ
ユレータを構成する他のエミユレータに、目的と
するプログラムをエミユレータにかけ実行させる
期間とそうでない期間とを区別する信号であるエ
ミユレーシヨン信号を出力できるとともに他のエ
ミユレータからのエミユレーシヨン信号を入力し
て、エミユレーシヨンを実行させる構成であり、
オープンコレクタゲートの論理ゲート回路を用い
ることによつて、エミユレーシヨン信号をワイヤ
ード接続できることに着目してなされている。 In this embodiment, a buffer circuit G3, which is an open collector type logic circuit, is used to send a signal to other emulators constituting the multi-emulator to distinguish a period in which a target program is executed by the emulator and a period in which it is not executed. It is configured to be able to output an emulation signal, and also input emulation signals from other emulators to execute emulation.
This method focuses on the fact that emulation signals can be connected in a wired manner by using a logic gate circuit with an open collector gate.
エミユレータをマルチエミユレータに構成して
エミユレーシヨンを行う場合は、ｃ端子の論理は
マルチエミユレータを構成する他のエミユレータ
の状態によつて影響を受け、マルチエミユレータ
を構成する全エミユレータがエミユレーシヨン状
態のときは論理「１」、そうでない時、すなわち
マルチエミユレータを構成するエミユレータの中
の一つでもエミユレーシヨン状態でないものが存
在する時は論理「０」である。但しエミユレーシ
ヨン信号はアクテイブハイ（active high）で論
理「１」である。 When performing emulation by configuring the emulator as a multi-emulator, the logic of the c terminal is affected by the status of other emulators that make up the multi-emulator, and all emulators that make up the multi-emulator When the emulator is in the emulation state, the logic is "1", and when it is not, the logic is "0" when there is one of the emulators that are not in the emulation state. However, the emulation signal is active high and has a logic "1".
今、第１図の回路のａ，ｂ，ｃ端子に第２図の
ａ，ｂ，ｃ端子の信号を与えたとする。 Suppose now that the signals at terminals a, b, and c in FIG. 2 are applied to terminals a, b, and c of the circuit in FIG. 1.
ｂ端子が「０」から「１」になつた時、この回
路を有するエミユレータがエミユレーシヨン状態
に入るが、ｃ端子は他のエミユレータがまだエミ
ユレーシヨン状態に入つていないため（t1〜t2の
期間）、「０」である。したがつてNAND回路Ｇ
５の入力は共に「１」となり、出力は「０」であ
る。このNAND回路Ｇ５の出力信号は、アンド
回路Ｇ２を通してラインｌ１をアクテイブにしエ
ミユレーシヨンCPUMをアクテイブにして待ち
状態とする。但しエミユレーシヨンCPUMはア
クテイブロウである。そして、マルチエミユレー
タを構成している全エミユレータが全てエミユレ
ーシヨン状態となるt2の直前まで続き、t2になつ
た瞬間にｃ端子は「１」となり、インバータ回路
Ｇ４によつてNAND回路Ｇ５の入力の一方が
「０」となり、NAND回路Ｇ５の出力が「０」か
ら「１」に変わり、アンド回路Ｇ２を通してライ
ンｌ１を「１」にしてエミユレーシヨンCPUM
を待ち状態から解除しエミユレーシヨンを開始さ
せる。 When the b terminal changes from "0" to "1", the emulator with this circuit enters the emulation state, but the c terminal changes because the other emulators have not yet entered the emulation state (from t 1 to t 2 ). period), is "0". Therefore, NAND circuit G
The inputs of 5 are both "1" and the output is "0". The output signal from the NAND circuit G5 activates the line 11 through the AND circuit G2, and activates the emulation CPUM to enter a waiting state. However, emulation CPUM is active low. This continues until just before t 2 when all the emulators that make up the multi-emulator are in the emulation state, and at the moment t 2 is reached, the c terminal becomes "1" and the inverter circuit G4 outputs the NAND circuit G5. One of the inputs becomes "0", the output of the NAND circuit G5 changes from "0" to "1", and the line l1 becomes "1" through the AND circuit G2, and emulation CPU
is released from the waiting state and starts emulation.
t2を経過すると、ａ端子からの持ち信号がオア
回路Ｇ１によつて有効となり、アンド回路Ｇ２を
通してラインｌ１をアクテイブにし、エミユレー
シヨンCPUMへ持ち信号が入力され、適正なエ
ミユレーシヨンが行われる。 After t2 , the hold signal from the a terminal becomes valid by the OR circuit G1, activates the line l1 through the AND circuit G2, inputs the hold signal to the emulation CPUM, and performs proper emulation.
マルチエミユレータに構成せずにこの回路を有
するエミユレータ単体でエミユレーシヨンを行う
場合は、ｃ端子を開放状態として用いるので、ｃ
端子の信号レベルはｂ端子のこのエミユレータ自
身のエミユレーシヨン信号に依存するので、
NAND回路Ｇ５の入力の一方は必ず論理「０」
となるので、NAND回路Ｇ５の出力は「１」と
なり、NAND回路Ｇ５の出力がラインｌ１をア
クテイブにすることはない。ラインｌ１をアクテ
イブにするのはａ端子からの信号によつてのみで
あり、しかもオア回路Ｇ１によつてエミユレーシ
ヨン信号期間に限つて有効とすることができる。 When performing emulation with a single emulator having this circuit without configuring it as a multi-emulator, the c terminal is used in an open state, so the c
Since the signal level at the terminal depends on the emulation signal of this emulator itself at the b terminal,
One of the inputs of NAND circuit G5 is always logic “0”
Therefore, the output of the NAND circuit G5 becomes "1", and the output of the NAND circuit G5 does not activate the line l1. The line l1 is made active only by the signal from the a terminal, and can be made effective only during the emulation signal period by the OR circuit G1.
本発明は以上説明したように、エミユレーシヨ
ンCPUがその機能を遅らせることができるもの
であれば、マルチエミユレータの全エミユレータ
を同期して始動させることが簡単な回路構成によ
つて行うことができる。
As explained above, in the present invention, if the emulation CPU is capable of delaying its functions, it is possible to synchronize and start all the emulators of a multi-emulator using a simple circuit configuration. .
第１図は本発明一実施例の同期スタート回路を
示す回路図。第２図は第１図に示す動作を説明す
るためのタイムチヤート。
Ｇ１……オア回路、Ｇ２……アンド回路、Ｇ３
……オープンコレクタタイプのバツフア回路、Ｇ
４……インバータ回路、Ｇ５……NAND回路、
Ｍ……動作を待たせる機能をもつたエミユレーシ
ヨンCPU、Ｒ……抵抗器、SW……スイツチ、ｌ
１……CPUを待たせる機能を制御する端子の入
力ラインおよびそのライン上の信号、ａ……ター
ゲツトシステムの待ち信号の入力端子およびその
信号、ｂ……エミユレーシヨン信号入力端子およ
びその信号、ｃ……エミユレーシヨン信号の他の
エミユレータへの出力と他のエミユレータからの
入力端子およびその信号。
FIG. 1 is a circuit diagram showing a synchronous start circuit according to an embodiment of the present invention. FIG. 2 is a time chart for explaining the operation shown in FIG. 1. G1...OR circuit, G2...AND circuit, G3
...Open collector type buffer circuit, G
4...Inverter circuit, G5...NAND circuit,
M...Emulation CPU with a function to wait for operation, R...Resistor, SW...Switch, l
1... Input line of a terminal that controls a function that makes the CPU wait and the signal on that line, a... Input terminal for a wait signal of the target system and its signal, b... Emulation signal input terminal and its signal, c... ...Output of emulation signals to other emulators and input terminals and their signals from other emulators.
Claims (1)
エミユレータシステムのそれぞれのエミユレータ
に設けられ、 この複数のエミユレータを同期してスタートさ
せる同期スタート回路において、 エミユレータでエミユレーシヨンを実行させる
期間とそうでない期間とを識別するためのエミユ
レーシヨン信号が入力されるエミユレーシヨン信
号入力端子と、 他のエミユレータの同期スタート回路の同じ端
子に接続される信号端子と を備え、 上記エミユレーシヨン信号を上記信号端子に出
力するオープンコレクタゲートと、 上記信号端子の状態がエミユレーシヨン状態を
示す信号論理のときに上記エミユレーシヨン信号
入力端子のエミユレーシヨン信号を通過させてこ
のエミユレータのマイクロコンピユータを動作さ
せエミユレーシヨンを実行させる論理ゲートと を備えたことを特徴とする同期スタート回路。[Claims] 1. In a synchronous start circuit that is provided in each emulator of a multi-emulator system that uses a plurality of emulators simultaneously and starts the plurality of emulators in synchronization, The emulation signal input terminal is provided with an emulation signal input terminal into which an emulation signal is input for identifying a period in which this is not the case, and a signal terminal that is connected to the same terminal of the synchronization start circuit of another emulator, and the emulation signal is output to the signal terminal. and a logic gate that allows the emulation signal of the emulation signal input terminal to pass through to operate the microcomputer of the emulator to execute emulation when the state of the signal terminal is a signal logic indicating an emulation state. A synchronous start circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (en) | 1983-10-14 | 1983-10-14 | Synchronizing start circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (en) | 1983-10-14 | 1983-10-14 | Synchronizing start circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083143A JPS6083143A (en) | 1985-05-11 |
| JPH044614B2 true JPH044614B2 (en) | 1992-01-28 |
Family
ID=16281844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187083A Granted JPS6083143A (en) | 1983-10-14 | 1983-10-14 | Synchronizing start circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083143A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826057B2 (en) * | 1980-04-23 | 1983-05-31 | 株式会社日立製作所 | complex computer system |
-
1983
- 1983-10-14 JP JP19187083A patent/JPS6083143A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083143A (en) | 1985-05-11 |
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