JPH0447334B2 - - Google Patents
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- JPH0447334B2 JPH0447334B2 JP60250085A JP25008585A JPH0447334B2 JP H0447334 B2 JPH0447334 B2 JP H0447334B2 JP 60250085 A JP60250085 A JP 60250085A JP 25008585 A JP25008585 A JP 25008585A JP H0447334 B2 JPH0447334 B2 JP H0447334B2
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- JP
- Japan
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- random number
- pattern
- digital pattern
- shift register
- digit
- Prior art date
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は暗号通信に用いる乱数の発生に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to the generation of random numbers used in encrypted communications.
（従来技術とその問題点）
暗号通信においては、乱数がよく用いられる。
すなわち、送信側と受信側で同じ乱数発生器を用
意し、送信側ではデータ系列に乱数系列をビツト
毎に排他的論理和をとつて暗号文を作る。受信側
では、この暗号文に同じ乱数系列をビツト毎に排
他的論理和をとつて元のデータを得る。(Prior art and its problems) Random numbers are often used in encrypted communications.
That is, the same random number generator is prepared on the transmitting side and the receiving side, and on the transmitting side, a ciphertext is created by exclusive ORing the random number sequence bit by bit with the data sequence. On the receiving side, the same random number sequence is exclusive ORed bit by bit with this ciphertext to obtain the original data.
乱数方式としてよく用いられている方式はＭ系
列発生器である。（Ｍ系列発生器については宮川、
岩垂、今井著「符号理論」（昭晃堂、昭和54年版、
128頁〜129頁）を参照。しかし、Ｍ系列発生器は
安全性が低い。即ち、シフトレジスタの段数の２
倍の出力ビツトがわかれば、他の出力は全て判明
してしまう。そこでシフトレジスタの帰還部に非
線形変換を用いた第２図の方式も用いられる。
（例えばエージエン・パーク・プレス（Aegean
Park Press）出版のシフト・レジスタ・シーケ
ンセズ（Shift Register Sequences）に出てい
る。）図において２０１はシフトレジスタ、２０
２は非線形変換である。しかしこのタイプでも安
全性を高めるにはシフトレジスタの段数を長くす
る必要があるが、長い場合にはシフトを十分に行
なわないとシフトレジスタの中味が十分変化せ
ず、従つて安全性が低いという欠点かあつた。 A commonly used random number method is an M-sequence generator. (For information on the M-series generator, see Miyagawa,
"Coding Theory" by Iwadare and Imai (Shokodo, 1978 edition,
See pages 128-129). However, M-sequence generators are less secure. In other words, the number of stages of the shift register is 2.
If the double output bit is known, all other outputs are known. Therefore, the method shown in FIG. 2, which uses nonlinear conversion in the feedback section of the shift register, is also used.
(For example, Aegean Park Press)
It appears in Shift Register Sequences, published by Park Press. ) In the figure, 201 is a shift register, 20
2 is a nonlinear transformation. However, even with this type, it is necessary to increase the number of stages in the shift register to increase safety, but if the number of stages in the shift register is long, the contents of the shift register will not change sufficiently unless enough shifts are performed, and therefore the safety will be low. It was a drawback.
（発明の目的）
本発明の目的は上記欠点を取除き、安全性の高
い乱数発生器を与えることにある。(Object of the Invention) An object of the present invention is to eliminate the above drawbacks and provide a highly secure random number generator.
（発明の構成）
本発明の乱数発生器は、あらかじめ定められた
キーあるいは内部状態を表わすデイジタルパター
ンを記憶する記憶手段として前記デイジタルパタ
ーンに依存した複数あるいは単一のデイジツトを
出力するパターン変換手段と、前記記憶手段に記
憶されているデイジタルパターンの少なくとも１
つのデイジツトを前記パターン変換手段の出力す
るデイジツトと該デイジタルパターンの１つある
いは複数個のデイジツトとのＭ（Ｍは正整数）を
法とする和に書き換え、該デイジタルパターンの
少なくとも１つのデイジツトを該デイジタルパタ
ーンの少なくとも２つのデイジツトのＭを法とす
る和に書き換える書き換え手段と、前記パターン
変換手段が出力するデイジツトの１部あるいは全
てを乱数として出力する乱数出力手段とから成る
ことを特徴とする乱数発生器である。(Structure of the Invention) The random number generator of the present invention includes a pattern converting means for outputting a plurality of digits or a single digit depending on the digital pattern as a storage means for storing a digital pattern representing a predetermined key or an internal state. , at least one of the digital patterns stored in the storage means.
At least one digit of the digital pattern is rewritten as the sum modulo M (M is a positive integer) of the digit output from the pattern converting means and one or more digits of the digital pattern. A random number comprising a rewriting means for rewriting at least two digits of a digital pattern into a sum modulo M, and a random number output means for outputting part or all of the digits output by the pattern conversion means as a random number. It is a generator.
（発明の作用・原理）
第１図は本発明の作用・原理を示すための図で
ある。第２図と異なるのはシフトレジスタの帰還
部であり、該帰還部によりシフトレジスタの段数
が長くてもすぐにシフトレジスタの内容がランダ
ム化される。なお、帰還部の結線としては例えば
Ｍ系列発生器で用いた結線を用いる。(Operation/Principle of the Invention) FIG. 1 is a diagram showing the operation/principle of the present invention. The difference from FIG. 2 is the feedback section of the shift register, which immediately randomizes the contents of the shift register even if the number of stages of the shift register is long. Note that, as the connection of the feedback section, for example, the connection used in the M-sequence generator is used.
（実施例）
第３図は本発明の実施例を示すブロツク図であ
る。本実施例では、Ｍ＝２とし、デイジツトをビ
ツトで表現し、Ｍを法とする和を排他的論理和と
して説明するが、これは説明を分かりやすくする
ためであり、Ｍ＞２でも同様の説明が成り立つこ
とは、自明である。図において、３３１は記憶手
段を実現する67段のシフトレジスタで、初期設定
時にはキーパタンがはいる。３０１から３３２は
全体として、パターン変換手段を実現する16×１
ビツトROMである。ROM３３１から３３２に
は、各々４ビツトずつ入力されるが、該４ビツト
をROMのアドレスとみなし、該アドレスに記憶
されている１ビツトを出力する。例えば、ROM
３０１には、
アドレス メモリ内容
0000 １
0001 １
0010 ０
・ ・
・ ・
1111 １
が書き込まれているとすると、ROMの入力４ビ
ツトが“0010”ならば、アドレス“0010”に書き
込まれている内容の“０”を出力する。ROM３
２２の出力は帰還されてシフトレジスタ３３１の
最上位ビツトと３３２の排他的論理和素子で排他
的論理和（EOR）をとられて、シフトレジスタ
３３１の最下位にビツトに入力される。即ち、最
下位ビツトが書き換えられる。又、シフトレジス
タ内の最下位から２段目のビツトは、シフトレジ
スタの２つのビツトのEORに置き換えられる。
このような、EORがシフトレジスタ間に３つあ
り、これにより、シフトレジスタ内のパターンは
急激にランダム化される。出力乱数はROM３２
１の出力のうち８回に１度の出力となる。即ち、
出力乱数１ビツトを得るのに、８クロツク要する
ことになる。この８という数字は１例であり、１
でもよい。３０１から３２２におけるROMに記
憶するパターンはランダムなパターン、例えば物
理的なランダムパターンである。このパターンを
キーの１部とすることもできる。(Embodiment) FIG. 3 is a block diagram showing an embodiment of the present invention. In this example, M=2, the digits are expressed in bits, and the sum modulo M is explained as an exclusive OR, but this is to make the explanation easier to understand, and the same applies when M>2. It is obvious that the explanation holds true. In the figure, numeral 331 is a 67-stage shift register that implements a storage means, and a key pattern is stored at the time of initial setting. As a whole, 301 to 332 are 16×1 blocks that realize pattern conversion means.
It is a bit ROM. Four bits are input to each of the ROMs 331 and 332, and these four bits are regarded as ROM addresses, and the one bit stored in the addresses is output. For example, ROM
Assuming that the address memory content 0000 1 0001 1 0010 0 ・ ・ ・ ・ 1111 1 is written in 301, if the 4 bits input to the ROM are “0010”, the contents written in the address “0010” will be Outputs “0”. ROM3
The output of 22 is fed back, subjected to an exclusive OR (EOR) with the most significant bit of the shift register 331 and an exclusive OR element 332, and inputted to the least significant bit of the shift register 331. That is, the least significant bit is rewritten. Also, the second bit from the lowest level in the shift register is replaced by the EOR of the two bits of the shift register.
There are three such EORs between shift registers, and the patterns within the shift registers are thereby rapidly randomized. Output random number is ROM32
Out of 1 output, it is output once every 8 times. That is,
It takes 8 clocks to obtain 1 bit of the output random number. This number 8 is an example, 1
But that's fine. The patterns 301 to 322 stored in the ROM are random patterns, for example physical random patterns. This pattern can also be part of the key.
以上の実施例において、乱数出力を３２１から
得ているが、それぞれ３２２の出力として３２１
を省略できる。またシフトレジスタ３３１は
RAMで構成することができ、ROMでも不揮発
性RAMとすることができる。これらの変更は全
て本発明の範囲に含まれる。 In the above embodiment, the random number output is obtained from 321, but as the output of 322, 321
can be omitted. In addition, the shift register 331
It can be configured with RAM, and even ROM can be used as non-volatile RAM. All these modifications are included within the scope of this invention.
（発明の効果）
以上、詳細に説明したように、本発明を用いれ
ばシフトレジスタの中味がすぐにランダム化され
るので、安全性の高い乱数発生器を得ることがで
き、暗号通信に用いて効果は大きい。(Effects of the Invention) As explained above in detail, if the present invention is used, the contents of the shift register can be randomized immediately, so a highly secure random number generator can be obtained, and it can be used for encrypted communication. The effect is great.
第１図は本発明の基本原理を示すためのブロツ
ク図、第２図は従来の乱数発生器を示すためのブ
ロツク図、第３図は本発明の実施例を示すための
構成図である。図において、１０１，２０１，３
３１はシフトレジスタ、１０２，２０２は非線形
変換回路、３３２は排他的論理和素子、３０１〜
３２２はROM、３４２は各々表わす。
FIG. 1 is a block diagram showing the basic principle of the present invention, FIG. 2 is a block diagram showing a conventional random number generator, and FIG. 3 is a block diagram showing an embodiment of the present invention. In the figure, 101, 201, 3
31 is a shift register, 102 and 202 are nonlinear conversion circuits, 332 is an exclusive OR element, 301 to
322 represents a ROM, and 342 represents each.
Claims (1)
発生器において、あらかじめ定められたキーある
いは内部状態を表わすデイジタルパターンを記憶
する記憶手段と、前記デイジタルパターンに依存
した複数あるいは単一のデイジツトを出力するパ
ターン交換手段と、前記記憶手段に記憶されてい
るデイジタルパターンの少なくとも１つのデイジ
ツトを前記パターン変換手段の出力するデイジツ
トと該デイジタルパターンの１つあるいは複数個
のデイジツトとのＭ（Ｍは正整数）を法とする和
に書き換え、該デイジタルパターンの少なくとも
１つのデイジツトを該デイジタルパターンの少な
くとも２つのデイジツトのＭを法とする和に書き
換える書き換え手段と、前記パターン変換手段が
出力するデイジツトの一部あるいは全てを乱数と
して出力する乱数出力手段とから成ることを特徴
とする乱数発生器。1. A random number generator that generates random numbers while updating an internal state, including a storage means for storing a predetermined key or a digital pattern representing the internal state, and outputting a plurality or a single digit depending on the digital pattern. a pattern exchange means; M (M is a positive integer) of at least one digit of the digital pattern stored in the storage means; a digit outputted by the pattern conversion means; and one or more digits of the digital pattern; rewriting means for rewriting at least one digit of the digital pattern into a sum modulo M of at least two digits of the digital pattern; A random number generator comprising a random number output means for outputting all as random numbers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (en) | 1985-11-08 | 1985-11-08 | Random number generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (en) | 1985-11-08 | 1985-11-08 | Random number generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109082A JPS62109082A (en) | 1987-05-20 |
| JPH0447334B2 true JPH0447334B2 (en) | 1992-08-03 |
Family
ID=17202581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250085A Granted JPS62109082A (en) | 1985-11-08 | 1985-11-08 | Random number generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109082A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
-
1985
- 1985-11-08 JP JP60250085A patent/JPS62109082A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109082A (en) | 1987-05-20 |
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