JPH0447334B2 - - Google Patents
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- Publication number
- JPH0447334B2 JPH0447334B2 JP60250085A JP25008585A JPH0447334B2 JP H0447334 B2 JPH0447334 B2 JP H0447334B2 JP 60250085 A JP60250085 A JP 60250085A JP 25008585 A JP25008585 A JP 25008585A JP H0447334 B2 JPH0447334 B2 JP H0447334B2
- Authority
- JP
- Japan
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- pattern
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- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は暗号通信に用いる乱数の発生に関す
る。
る。
（従来技術とその問題点）
暗号通信においては、乱数がよく用いられる。
すなわち、送信側と受信側で同じ乱数発生器を用
意し、送信側ではデータ系列に乱数系列をビツト
毎に排他的論理和をとつて暗号文を作る。受信側
では、この暗号文に同じ乱数系列をビツト毎に排
他的論理和をとつて元のデータを得る。
すなわち、送信側と受信側で同じ乱数発生器を用
意し、送信側ではデータ系列に乱数系列をビツト
毎に排他的論理和をとつて暗号文を作る。受信側
では、この暗号文に同じ乱数系列をビツト毎に排
他的論理和をとつて元のデータを得る。
乱数方式としてよく用いられている方式はＭ系
列発生器である。（Ｍ系列発生器については宮川、
岩垂、今井著「符号理論」（昭晃堂、昭和54年版、
128頁〜129頁）を参照。しかし、Ｍ系列発生器は
安全性が低い。即ち、シフトレジスタの段数の２
倍の出力ビツトがわかれば、他の出力は全て判明
してしまう。そこでシフトレジスタの帰還部に非
線形変換を用いた第２図の方式も用いられる。
（例えばエージエン・パーク・プレス（Aegean
Park Press）出版のシフト・レジスタ・シーケ
ンセズ（Shift Register Sequences）に出てい
る。）図において２０１はシフトレジスタ、２０
２は非線形変換である。しかしこのタイプでも安
全性を高めるにはシフトレジスタの段数を長くす
る必要があるが、長い場合にはシフトを十分に行
なわないとシフトレジスタの中味が十分変化せ
ず、従つて安全性が低いという欠点かあつた。
列発生器である。（Ｍ系列発生器については宮川、
岩垂、今井著「符号理論」（昭晃堂、昭和54年版、
128頁〜129頁）を参照。しかし、Ｍ系列発生器は
安全性が低い。即ち、シフトレジスタの段数の２
倍の出力ビツトがわかれば、他の出力は全て判明
してしまう。そこでシフトレジスタの帰還部に非
線形変換を用いた第２図の方式も用いられる。
（例えばエージエン・パーク・プレス（Aegean
Park Press）出版のシフト・レジスタ・シーケ
ンセズ（Shift Register Sequences）に出てい
る。）図において２０１はシフトレジスタ、２０
２は非線形変換である。しかしこのタイプでも安
全性を高めるにはシフトレジスタの段数を長くす
る必要があるが、長い場合にはシフトを十分に行
なわないとシフトレジスタの中味が十分変化せ
ず、従つて安全性が低いという欠点かあつた。
（発明の目的）
本発明の目的は上記欠点を取除き、安全性の高
い乱数発生器を与えることにある。
い乱数発生器を与えることにある。
（発明の構成）
本発明の乱数発生器は、あらかじめ定められた
キーあるいは内部状態を表わすデイジタルパター
ンを記憶する記憶手段として前記デイジタルパタ
ーンに依存した複数あるいは単一のデイジツトを
出力するパターン変換手段と、前記記憶手段に記
憶されているデイジタルパターンの少なくとも１
つのデイジツトを前記パターン変換手段の出力す
るデイジツトと該デイジタルパターンの１つある
いは複数個のデイジツトとのＭ（Ｍは正整数）を
法とする和に書き換え、該デイジタルパターンの
少なくとも１つのデイジツトを該デイジタルパタ
ーンの少なくとも２つのデイジツトのＭを法とす
る和に書き換える書き換え手段と、前記パターン
変換手段が出力するデイジツトの１部あるいは全
てを乱数として出力する乱数出力手段とから成る
ことを特徴とする乱数発生器である。
キーあるいは内部状態を表わすデイジタルパター
ンを記憶する記憶手段として前記デイジタルパタ
ーンに依存した複数あるいは単一のデイジツトを
出力するパターン変換手段と、前記記憶手段に記
憶されているデイジタルパターンの少なくとも１
つのデイジツトを前記パターン変換手段の出力す
るデイジツトと該デイジタルパターンの１つある
いは複数個のデイジツトとのＭ（Ｍは正整数）を
法とする和に書き換え、該デイジタルパターンの
少なくとも１つのデイジツトを該デイジタルパタ
ーンの少なくとも２つのデイジツトのＭを法とす
る和に書き換える書き換え手段と、前記パターン
変換手段が出力するデイジツトの１部あるいは全
てを乱数として出力する乱数出力手段とから成る
ことを特徴とする乱数発生器である。
（発明の作用・原理）
第１図は本発明の作用・原理を示すための図で
ある。第２図と異なるのはシフトレジスタの帰還
部であり、該帰還部によりシフトレジスタの段数
が長くてもすぐにシフトレジスタの内容がランダ
ム化される。なお、帰還部の結線としては例えば
Ｍ系列発生器で用いた結線を用いる。
ある。第２図と異なるのはシフトレジスタの帰還
部であり、該帰還部によりシフトレジスタの段数
が長くてもすぐにシフトレジスタの内容がランダ
ム化される。なお、帰還部の結線としては例えば
Ｍ系列発生器で用いた結線を用いる。
（実施例）
第３図は本発明の実施例を示すブロツク図であ
る。本実施例では、Ｍ＝２とし、デイジツトをビ
ツトで表現し、Ｍを法とする和を排他的論理和と
して説明するが、これは説明を分かりやすくする
ためであり、Ｍ＞２でも同様の説明が成り立つこ
とは、自明である。図において、３３１は記憶手
段を実現する67段のシフトレジスタで、初期設定
時にはキーパタンがはいる。３０１から３３２は
全体として、パターン変換手段を実現する16×１
ビツトROMである。ROM３３１から３３２に
は、各々４ビツトずつ入力されるが、該４ビツト
をROMのアドレスとみなし、該アドレスに記憶
されている１ビツトを出力する。例えば、ROM
３０１には、 アドレス メモリ内容 0000 １ 0001 １ 0010 ０ ・ ・ ・ ・ 1111 １ が書き込まれているとすると、ROMの入力４ビ
ツトが“0010”ならば、アドレス“0010”に書き
込まれている内容の“０”を出力する。ROM３
２２の出力は帰還されてシフトレジスタ３３１の
最上位ビツトと３３２の排他的論理和素子で排他
的論理和（EOR）をとられて、シフトレジスタ
３３１の最下位にビツトに入力される。即ち、最
下位ビツトが書き換えられる。又、シフトレジス
タ内の最下位から２段目のビツトは、シフトレジ
スタの２つのビツトのEORに置き換えられる。
このような、EORがシフトレジスタ間に３つあ
り、これにより、シフトレジスタ内のパターンは
急激にランダム化される。出力乱数はROM３２
１の出力のうち８回に１度の出力となる。即ち、
出力乱数１ビツトを得るのに、８クロツク要する
ことになる。この８という数字は１例であり、１
でもよい。３０１から３２２におけるROMに記
憶するパターンはランダムなパターン、例えば物
理的なランダムパターンである。このパターンを
キーの１部とすることもできる。
る。本実施例では、Ｍ＝２とし、デイジツトをビ
ツトで表現し、Ｍを法とする和を排他的論理和と
して説明するが、これは説明を分かりやすくする
ためであり、Ｍ＞２でも同様の説明が成り立つこ
とは、自明である。図において、３３１は記憶手
段を実現する67段のシフトレジスタで、初期設定
時にはキーパタンがはいる。３０１から３３２は
全体として、パターン変換手段を実現する16×１
ビツトROMである。ROM３３１から３３２に
は、各々４ビツトずつ入力されるが、該４ビツト
をROMのアドレスとみなし、該アドレスに記憶
されている１ビツトを出力する。例えば、ROM
３０１には、 アドレス メモリ内容 0000 １ 0001 １ 0010 ０ ・ ・ ・ ・ 1111 １ が書き込まれているとすると、ROMの入力４ビ
ツトが“0010”ならば、アドレス“0010”に書き
込まれている内容の“０”を出力する。ROM３
２２の出力は帰還されてシフトレジスタ３３１の
最上位ビツトと３３２の排他的論理和素子で排他
的論理和（EOR）をとられて、シフトレジスタ
３３１の最下位にビツトに入力される。即ち、最
下位ビツトが書き換えられる。又、シフトレジス
タ内の最下位から２段目のビツトは、シフトレジ
スタの２つのビツトのEORに置き換えられる。
このような、EORがシフトレジスタ間に３つあ
り、これにより、シフトレジスタ内のパターンは
急激にランダム化される。出力乱数はROM３２
１の出力のうち８回に１度の出力となる。即ち、
出力乱数１ビツトを得るのに、８クロツク要する
ことになる。この８という数字は１例であり、１
でもよい。３０１から３２２におけるROMに記
憶するパターンはランダムなパターン、例えば物
理的なランダムパターンである。このパターンを
キーの１部とすることもできる。
以上の実施例において、乱数出力を３２１から
得ているが、それぞれ３２２の出力として３２１
を省略できる。またシフトレジスタ３３１は
RAMで構成することができ、ROMでも不揮発
性RAMとすることができる。これらの変更は全
て本発明の範囲に含まれる。
得ているが、それぞれ３２２の出力として３２１
を省略できる。またシフトレジスタ３３１は
RAMで構成することができ、ROMでも不揮発
性RAMとすることができる。これらの変更は全
て本発明の範囲に含まれる。
（発明の効果）
以上、詳細に説明したように、本発明を用いれ
ばシフトレジスタの中味がすぐにランダム化され
るので、安全性の高い乱数発生器を得ることがで
き、暗号通信に用いて効果は大きい。
ばシフトレジスタの中味がすぐにランダム化され
るので、安全性の高い乱数発生器を得ることがで
き、暗号通信に用いて効果は大きい。
第１図は本発明の基本原理を示すためのブロツ
ク図、第２図は従来の乱数発生器を示すためのブ
ロツク図、第３図は本発明の実施例を示すための
構成図である。図において、１０１，２０１，３
３１はシフトレジスタ、１０２，２０２は非線形
変換回路、３３２は排他的論理和素子、３０１〜
３２２はROM、３４２は各々表わす。
ク図、第２図は従来の乱数発生器を示すためのブ
ロツク図、第３図は本発明の実施例を示すための
構成図である。図において、１０１，２０１，３
３１はシフトレジスタ、１０２，２０２は非線形
変換回路、３３２は排他的論理和素子、３０１〜
３２２はROM、３４２は各々表わす。
Claims (1)
- １ 内部状態を更新しながら乱数を発生する乱数
発生器において、あらかじめ定められたキーある
いは内部状態を表わすデイジタルパターンを記憶
する記憶手段と、前記デイジタルパターンに依存
した複数あるいは単一のデイジツトを出力するパ
ターン交換手段と、前記記憶手段に記憶されてい
るデイジタルパターンの少なくとも１つのデイジ
ツトを前記パターン変換手段の出力するデイジツ
トと該デイジタルパターンの１つあるいは複数個
のデイジツトとのＭ（Ｍは正整数）を法とする和
に書き換え、該デイジタルパターンの少なくとも
１つのデイジツトを該デイジタルパターンの少な
くとも２つのデイジツトのＭを法とする和に書き
換える書き換え手段と、前記パターン変換手段が
出力するデイジツトの一部あるいは全てを乱数と
して出力する乱数出力手段とから成ることを特徴
とする乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109082A JPS62109082A (ja) | 1987-05-20 |
| JPH0447334B2 true JPH0447334B2 (ja) | 1992-08-03 |
Family
ID=17202581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250085A Granted JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109082A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
-
1985
- 1985-11-08 JP JP60250085A patent/JPS62109082A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109082A (ja) | 1987-05-20 |
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