JPH0456500B2 - - Google Patents
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- JPH0456500B2 JPH0456500B2 JP16266485A JP16266485A JPH0456500B2 JP H0456500 B2 JPH0456500 B2 JP H0456500B2 JP 16266485 A JP16266485 A JP 16266485A JP 16266485 A JP16266485 A JP 16266485A JP H0456500 B2 JPH0456500 B2 JP H0456500B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- counter
- circuit
- counting
- parity
- Prior art date
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
〔概要〕
パリテイチエツクによりデジタル伝送路の監視
を行うシステムにおいて、回路の動作余裕を増す
ために該当フレームの受信直前の計数器の出力
と、該当フレームのデータ数を計数した直後の計
数器出力とを比較して該当フレームのデータ数の
計数結果を得るものである。 〔産業上の利用分野〕 本発明は、デジタル伝送路の監視方式として用
いられているパリテイチエツクのためのパリテイ
計数回路に係り、特に高速デジタル伝送路におい
ても伝送路監視の高信頼化のためにフレーム内の
全ビツトの計数を可能にするパリテイ計数回路に
関するものである。 デジタル伝送システムとして、光通信方式の採
用さらにその超高速化のための技術開発が活発で
あり、既に400Mbpsのビツトレートを有する光
通信システムが実用化されている。 第２図はこのような光通信システム構成例を示
し、第３図にはフレーム構成例を示す。１フレー
ムは例えば８個のサブフレームから構成され、各
サブフレームの先頭にはフレーム同期パルスF1，
F2，1，2、監視制御信号SC、パリテイチエ
ツクビツトＰ、補助データ信号AUXなどが挿入
されるこれらの信号は、端局中継装置１，４のパ
ルス挿入部にて挿入されてフレームを構成する。
即ち速度変換部１１，２２にて、入力データ信号
を適当な速度に変換して、パルス挿入部１２，２
１にて前述した各種信号を挿入し、光送信部１
３，２０にて光信号に変換され、光フアイバに入
力される。中間中継器２，３では、光フアイバ内
を伝送された信号を増幅し、端局中継装置への中
継を行う。端局中継装置１，４の光受信部１７，
１６にて受信された光信号は電気信号に変換さ
れ、パルス分離部２１，１５にて、パルス挿入部
１２，２１にて挿入した各種信号を抜き取り、監
視装置５，９に送られるとともに、速度変換部１
１，２２に入力された入力データ信号は、速度変
換部１９，１４を至て例へば交換局等へ伝送され
る。 上記のようなシステムにおいて、パルス分離部
１５では、フレーム同期パルスF1，F2，1，2
によりフレーム同期を取り、パリテイビツトＰを
抽出する。さらにフレーム内のデータ数をパリテ
イ計数回路にて計数し、計数結果とパリテイビツ
トＰの内容との比較を行つてパリテイチエツクを
行う。伝送路の誤り率が充分低い場合には、この
内容比較の結果誤まつていればフレーム内に一個
の符号誤りが発生したと推定できる。したがつて
パリテイチエツク結果を監視することにより伝送
路の符号誤り率を知ることができる。このパリテ
イチエツク結果を監視装置５，９に送られる。 監視装置５，９では符号誤り率があらかじめ定
められた値より悪くなつた場合、伝送路の品質が
低下したものと判断して、アラームを発生し、予
備系に切替る等の処置を実施する。このようなパ
リテイチエツクは通常端局中継装置１，４で行う
場合が多いが、伝送路の状態を早急に検知し、障
害に対処するために中間中継器２，３にも同様の
パリテイチエツク機能を設け監視装置７，８にて
パリテイ誤りを検出することもあり制御の簡略化
が望まれる。 さらに前述したように、400MHz以上のビツト
レートで伝送されるデータ信号を各フレームごと
に１ビツトづつ計数可能な超高速デジタル伝送に
適したパリテイ計数回路が要望されている。 〔従来の技術〕 第４図にパリテイチエツク機能を有する中間中
継器の構成例を示す。光受信部２３にて受信され
た光信号は電気信号に変換され、等化増幅器２４
て波形整形され一定レベルに増幅される。等化増
幅２４の出力信号は識別回路２５及びタイミング
抽出回路２７に入力される。タイミング抽出回路
２７により、クロツク成分が抽出され、このクロ
ツク信号により、識別回路２５において、端局中
継装置から伝送されるデジタル11データ信号を識
別する。識別されたデジタルデータ信号は再び光
送信部２６にて光信号に変換されて光フアイバ内
に入力される。 識別回路２５により識別されたデータ信号、及
びタイミング抽出回路２７により抽出されたクロ
ツク信号はフレームパターン検出回路２８に入力
される。さらにクロツク信号はゲート回路３１を
経てフレームカウンタ３２に入力される。フレー
ムカウンタ３２は、分周機能を有し、入力された
クロツク信号から第３図に示したフレーム同期パ
ルスF1，F2，1，2の挿入位置でフレーム同期
パターンを出力する。 フレーム同期パターンとしては例えば“１，
１，０，０”のようなパターンが、F1，F2，1，
Ｆ2に挿入されるものである。フレームカウンタ
３２が出力するフレーム同期パターンとフレーム
パターン検出回路２８にて検出されたフレーム同
期パターンとが比較回路２にて比較される。比較
結果が一致している場合は、フレーム同期が取れ
ている状態である。比較結果が一致しない場合は
不一致を示す信号を同期保護回路３０に送出し、
同期保護回路３０はゲート回路３１を閉じること
によりフレームカウンタ３２に入力されるクロツ
ク信号を１ビツト歯抜けにしてフレームカウンタ
３２がフレーム同期パターンを出力するタイミン
グを１クロツク分だけづらす。以上の操作を繰り
返して、受信したデータ信号のフレーム同期を確
立する。フレーム同期が確立した状態で、フレー
ムカウンタ３２は種々の制御信号即ち、データ信
号のビツト位置を示す信号を出力する。 以下の説明では、フレームカウンタによりビツ
ト位置を示す信号を発生するものとして説明す
る。 ここで第４図においては中間中継器の構成しか
示していないが、識別回路２５の出力を第２図に
示したパルス分離部に接続することによつて端局
中継装置と同様の構成となる。 次に第４図に示したパリテイ計数回路につい
て、従来のパリテイ計数回路の構成を第７図に示
し、その動作を第８図のタイムチヤートを用いて
説明する。 RZ波形の受信データ(a)は、インバータを介し
て、NOR回路３７にフレームカウンタより出力
されるインヒビツトパルス(b)とともに入力され、
端局中継装置のパルス挿入部にて挿入された、各
種制御信号が取り除かれたNOR３７出力(c)を生
成する。これは、データ信号のみが抽出されたも
のである。NOR３７出力(c)はＤ形フリツプフロ
ツプにより構成された２進カウンタ３５に入力さ
れ、NOR３７出力のうちの“１”の数を計数す
る。従つて２進カウンタ出力(e)は、その初期状態
が“０”のときは“１”の数が偶数の時は“０”、
奇数の時は“１”となり、偶数パリテイに対応す
る。逆に初期状態が“１”のときは、“１”の数
が偶数の時は“１”、奇数の時は“０”となり奇
数パリテイに対応する。このようにして、第ｎフ
レームのAUXビツト直前まで計数すると、フレ
ームカウンタは読取パルス(f)をＤ形フリツプフロ
ツプ３６のＣ端子に入力し、２進カウンタ３５の
AUXビツト直前の出力状態をＤ形フリツプフロ
ツプ３６に保持させる。即ち、Ｄ形フリツプフロ
ツプはメモリの役割を果たす。メモリ３６に２進
カウンタ３５の計数結果が保持されると（第７図
中(g)計数結果においてx2の位置）フレームカウン
タは、受信データ(a)のF1ビツトの位置でリセツ
トパルス(d)を２進カウンタ３５に出力し、２進カ
ウンタ３５の出力状態を初期状態にリセツトす
る。以下、同様の動作を繰り返し、各フレーム内
のデータ信号のち、“１”の数を計数する。 メモリ３６に保持された計数結果は、パリテイ
ビツト抽出回路３３において、フレームカウンタ
から出力されるパリテイビツト抽出パルスｈによ
り、Pnビツトの位置でパリテイ抽出回路３３に
より抽出され、その出力(j)（パリテイビツトの内
容Pn）とEOR３８にて比較され、パリテイチエ
ツクが行なわれる。 〔発明が解決しようとする問題点〕 上記説明において、第８図中斜線で示した部
分、即ち受信データ(a)中のAUXビツトとF1ビツ
トとの間に数ビツト以上の間隔がなければカウン
タ３５を動作させることはできない。これは、
AUXビツトとＦビツトとの間で、読取りパルス
(f)とリセツトパルス(d)を連続して発生し、計数結
果を保持した後、連続する以降のフレーム内のデ
ータ数の計数のため２進カウンタを初期状態に戻
す必要があるからである。特に、読取りパルス(f)
は、２進カウンタ３５が確実にAUXビツトの直
前までカウントした後に発生させなければなら
ず、第８図に示す如く、AUXビツト位置から少
し遅延させる必要がある。 従つて、従来はAUXビツトとF1ビツトとの間
に、数ビツトの空白部分を設けるなど、フレーム
構成を工夫して対処していた。即ち回路素子の動
作速度を超高速化すればAUXビツトとF1ビツト
の２ビツトのみで、計数結果の読取りと、２進カ
ウンタ３５のリセツトは可能であるが、前述した
ように、400Mbps以上のビツトレートになると、
これ以上高速に動作する回路素子製作は困難であ
り非常に高価なものとなる。 本発明の目的は、従来の如く、フレーム構成を
操作して計数区間の区切りに空白部を設ける必要
をなくし、かつ、回路素子に高価な高速素子を用
いずとも、データ計数を可能にすることにある。 〔問題点を解決するための手段〕 第１図には、本発明の原理ブロツク図を示す。
同図に示す如く、上記問題点は、 受信データのデータ数を計数する計数器１００
と、 当該フレームの受信直前における該計数器の計
数値と、 当該フレームのデータ数を計数した直後の該計
数器の計数値とが一致するか否かを検出する比較
回路１０２とを備え、 該比較回路の出力を当該フレームの計数結果と
することにより解決される。 〔作用〕 計数器１００が当該フレームの計数を開始する
時の初期状態によつて、当該フレームの計数結果
は変化する。この初期状態は、当該フレームの受
信直前における計数器１００の出力により決定さ
れるため、この情報と当該フレームを計数し終え
た直後の計数器の出力とを比較することによつ
て、当該フレームのデータ数を知ることができ
る。 〔実施例〕 以下、本発明の一実施例を図面を参照しつつ詳
細に説明する。 第５図ａは本発明の一実施例によるパリテイ計
数回路の回路構成図であり、第６図は第５図ａ回
路各部のタイムチヤートである。なお、第５図に
おいて、第１図との対応箇所には、同一符号を付
してあり、第６図ａ，ｂ，ｃは、第８図のａ，
ｂ，ｃとAUXビツトとF1ビツトとの間を除けば
同じである。 パリテイ計数回路において、データ数の計数に
は２進カウンタが用いられるが、前述したように
２進カウンタはその初期状態によつて、出力結果
が異なる。第６図c′は同図ｃの２進カウンタ４０
への入力データを１ビツト単位に拡大して、特
に、第ｎ−１フレームと、第ｎフレーム及び第ｎ
フレームと第ｎ＋１フレームとの区切目について
示している。 第ｎ−１フレームの最終ｍのビツトにおける２
進カウンタ４０の出力状態は“１”または“０”
を取り得る。 ２進カウンタ４０をリセツトせず、このままの
状態（初期状態）で次の第ｎフレームの計数を行
なつた場合第ｎフレームの最終ｍのビツトで次の
４通りの出力状態が考えられる。
を行うシステムにおいて、回路の動作余裕を増す
ために該当フレームの受信直前の計数器の出力
と、該当フレームのデータ数を計数した直後の計
数器出力とを比較して該当フレームのデータ数の
計数結果を得るものである。 〔産業上の利用分野〕 本発明は、デジタル伝送路の監視方式として用
いられているパリテイチエツクのためのパリテイ
計数回路に係り、特に高速デジタル伝送路におい
ても伝送路監視の高信頼化のためにフレーム内の
全ビツトの計数を可能にするパリテイ計数回路に
関するものである。 デジタル伝送システムとして、光通信方式の採
用さらにその超高速化のための技術開発が活発で
あり、既に400Mbpsのビツトレートを有する光
通信システムが実用化されている。 第２図はこのような光通信システム構成例を示
し、第３図にはフレーム構成例を示す。１フレー
ムは例えば８個のサブフレームから構成され、各
サブフレームの先頭にはフレーム同期パルスF1，
F2，1，2、監視制御信号SC、パリテイチエ
ツクビツトＰ、補助データ信号AUXなどが挿入
されるこれらの信号は、端局中継装置１，４のパ
ルス挿入部にて挿入されてフレームを構成する。
即ち速度変換部１１，２２にて、入力データ信号
を適当な速度に変換して、パルス挿入部１２，２
１にて前述した各種信号を挿入し、光送信部１
３，２０にて光信号に変換され、光フアイバに入
力される。中間中継器２，３では、光フアイバ内
を伝送された信号を増幅し、端局中継装置への中
継を行う。端局中継装置１，４の光受信部１７，
１６にて受信された光信号は電気信号に変換さ
れ、パルス分離部２１，１５にて、パルス挿入部
１２，２１にて挿入した各種信号を抜き取り、監
視装置５，９に送られるとともに、速度変換部１
１，２２に入力された入力データ信号は、速度変
換部１９，１４を至て例へば交換局等へ伝送され
る。 上記のようなシステムにおいて、パルス分離部
１５では、フレーム同期パルスF1，F2，1，2
によりフレーム同期を取り、パリテイビツトＰを
抽出する。さらにフレーム内のデータ数をパリテ
イ計数回路にて計数し、計数結果とパリテイビツ
トＰの内容との比較を行つてパリテイチエツクを
行う。伝送路の誤り率が充分低い場合には、この
内容比較の結果誤まつていればフレーム内に一個
の符号誤りが発生したと推定できる。したがつて
パリテイチエツク結果を監視することにより伝送
路の符号誤り率を知ることができる。このパリテ
イチエツク結果を監視装置５，９に送られる。 監視装置５，９では符号誤り率があらかじめ定
められた値より悪くなつた場合、伝送路の品質が
低下したものと判断して、アラームを発生し、予
備系に切替る等の処置を実施する。このようなパ
リテイチエツクは通常端局中継装置１，４で行う
場合が多いが、伝送路の状態を早急に検知し、障
害に対処するために中間中継器２，３にも同様の
パリテイチエツク機能を設け監視装置７，８にて
パリテイ誤りを検出することもあり制御の簡略化
が望まれる。 さらに前述したように、400MHz以上のビツト
レートで伝送されるデータ信号を各フレームごと
に１ビツトづつ計数可能な超高速デジタル伝送に
適したパリテイ計数回路が要望されている。 〔従来の技術〕 第４図にパリテイチエツク機能を有する中間中
継器の構成例を示す。光受信部２３にて受信され
た光信号は電気信号に変換され、等化増幅器２４
て波形整形され一定レベルに増幅される。等化増
幅２４の出力信号は識別回路２５及びタイミング
抽出回路２７に入力される。タイミング抽出回路
２７により、クロツク成分が抽出され、このクロ
ツク信号により、識別回路２５において、端局中
継装置から伝送されるデジタル11データ信号を識
別する。識別されたデジタルデータ信号は再び光
送信部２６にて光信号に変換されて光フアイバ内
に入力される。 識別回路２５により識別されたデータ信号、及
びタイミング抽出回路２７により抽出されたクロ
ツク信号はフレームパターン検出回路２８に入力
される。さらにクロツク信号はゲート回路３１を
経てフレームカウンタ３２に入力される。フレー
ムカウンタ３２は、分周機能を有し、入力された
クロツク信号から第３図に示したフレーム同期パ
ルスF1，F2，1，2の挿入位置でフレーム同期
パターンを出力する。 フレーム同期パターンとしては例えば“１，
１，０，０”のようなパターンが、F1，F2，1，
Ｆ2に挿入されるものである。フレームカウンタ
３２が出力するフレーム同期パターンとフレーム
パターン検出回路２８にて検出されたフレーム同
期パターンとが比較回路２にて比較される。比較
結果が一致している場合は、フレーム同期が取れ
ている状態である。比較結果が一致しない場合は
不一致を示す信号を同期保護回路３０に送出し、
同期保護回路３０はゲート回路３１を閉じること
によりフレームカウンタ３２に入力されるクロツ
ク信号を１ビツト歯抜けにしてフレームカウンタ
３２がフレーム同期パターンを出力するタイミン
グを１クロツク分だけづらす。以上の操作を繰り
返して、受信したデータ信号のフレーム同期を確
立する。フレーム同期が確立した状態で、フレー
ムカウンタ３２は種々の制御信号即ち、データ信
号のビツト位置を示す信号を出力する。 以下の説明では、フレームカウンタによりビツ
ト位置を示す信号を発生するものとして説明す
る。 ここで第４図においては中間中継器の構成しか
示していないが、識別回路２５の出力を第２図に
示したパルス分離部に接続することによつて端局
中継装置と同様の構成となる。 次に第４図に示したパリテイ計数回路につい
て、従来のパリテイ計数回路の構成を第７図に示
し、その動作を第８図のタイムチヤートを用いて
説明する。 RZ波形の受信データ(a)は、インバータを介し
て、NOR回路３７にフレームカウンタより出力
されるインヒビツトパルス(b)とともに入力され、
端局中継装置のパルス挿入部にて挿入された、各
種制御信号が取り除かれたNOR３７出力(c)を生
成する。これは、データ信号のみが抽出されたも
のである。NOR３７出力(c)はＤ形フリツプフロ
ツプにより構成された２進カウンタ３５に入力さ
れ、NOR３７出力のうちの“１”の数を計数す
る。従つて２進カウンタ出力(e)は、その初期状態
が“０”のときは“１”の数が偶数の時は“０”、
奇数の時は“１”となり、偶数パリテイに対応す
る。逆に初期状態が“１”のときは、“１”の数
が偶数の時は“１”、奇数の時は“０”となり奇
数パリテイに対応する。このようにして、第ｎフ
レームのAUXビツト直前まで計数すると、フレ
ームカウンタは読取パルス(f)をＤ形フリツプフロ
ツプ３６のＣ端子に入力し、２進カウンタ３５の
AUXビツト直前の出力状態をＤ形フリツプフロ
ツプ３６に保持させる。即ち、Ｄ形フリツプフロ
ツプはメモリの役割を果たす。メモリ３６に２進
カウンタ３５の計数結果が保持されると（第７図
中(g)計数結果においてx2の位置）フレームカウン
タは、受信データ(a)のF1ビツトの位置でリセツ
トパルス(d)を２進カウンタ３５に出力し、２進カ
ウンタ３５の出力状態を初期状態にリセツトす
る。以下、同様の動作を繰り返し、各フレーム内
のデータ信号のち、“１”の数を計数する。 メモリ３６に保持された計数結果は、パリテイ
ビツト抽出回路３３において、フレームカウンタ
から出力されるパリテイビツト抽出パルスｈによ
り、Pnビツトの位置でパリテイ抽出回路３３に
より抽出され、その出力(j)（パリテイビツトの内
容Pn）とEOR３８にて比較され、パリテイチエ
ツクが行なわれる。 〔発明が解決しようとする問題点〕 上記説明において、第８図中斜線で示した部
分、即ち受信データ(a)中のAUXビツトとF1ビツ
トとの間に数ビツト以上の間隔がなければカウン
タ３５を動作させることはできない。これは、
AUXビツトとＦビツトとの間で、読取りパルス
(f)とリセツトパルス(d)を連続して発生し、計数結
果を保持した後、連続する以降のフレーム内のデ
ータ数の計数のため２進カウンタを初期状態に戻
す必要があるからである。特に、読取りパルス(f)
は、２進カウンタ３５が確実にAUXビツトの直
前までカウントした後に発生させなければなら
ず、第８図に示す如く、AUXビツト位置から少
し遅延させる必要がある。 従つて、従来はAUXビツトとF1ビツトとの間
に、数ビツトの空白部分を設けるなど、フレーム
構成を工夫して対処していた。即ち回路素子の動
作速度を超高速化すればAUXビツトとF1ビツト
の２ビツトのみで、計数結果の読取りと、２進カ
ウンタ３５のリセツトは可能であるが、前述した
ように、400Mbps以上のビツトレートになると、
これ以上高速に動作する回路素子製作は困難であ
り非常に高価なものとなる。 本発明の目的は、従来の如く、フレーム構成を
操作して計数区間の区切りに空白部を設ける必要
をなくし、かつ、回路素子に高価な高速素子を用
いずとも、データ計数を可能にすることにある。 〔問題点を解決するための手段〕 第１図には、本発明の原理ブロツク図を示す。
同図に示す如く、上記問題点は、 受信データのデータ数を計数する計数器１００
と、 当該フレームの受信直前における該計数器の計
数値と、 当該フレームのデータ数を計数した直後の該計
数器の計数値とが一致するか否かを検出する比較
回路１０２とを備え、 該比較回路の出力を当該フレームの計数結果と
することにより解決される。 〔作用〕 計数器１００が当該フレームの計数を開始する
時の初期状態によつて、当該フレームの計数結果
は変化する。この初期状態は、当該フレームの受
信直前における計数器１００の出力により決定さ
れるため、この情報と当該フレームを計数し終え
た直後の計数器の出力とを比較することによつ
て、当該フレームのデータ数を知ることができ
る。 〔実施例〕 以下、本発明の一実施例を図面を参照しつつ詳
細に説明する。 第５図ａは本発明の一実施例によるパリテイ計
数回路の回路構成図であり、第６図は第５図ａ回
路各部のタイムチヤートである。なお、第５図に
おいて、第１図との対応箇所には、同一符号を付
してあり、第６図ａ，ｂ，ｃは、第８図のａ，
ｂ，ｃとAUXビツトとF1ビツトとの間を除けば
同じである。 パリテイ計数回路において、データ数の計数に
は２進カウンタが用いられるが、前述したように
２進カウンタはその初期状態によつて、出力結果
が異なる。第６図c′は同図ｃの２進カウンタ４０
への入力データを１ビツト単位に拡大して、特
に、第ｎ−１フレームと、第ｎフレーム及び第ｎ
フレームと第ｎ＋１フレームとの区切目について
示している。 第ｎ−１フレームの最終ｍのビツトにおける２
進カウンタ４０の出力状態は“１”または“０”
を取り得る。 ２進カウンタ４０をリセツトせず、このままの
状態（初期状態）で次の第ｎフレームの計数を行
なつた場合第ｎフレームの最終ｍのビツトで次の
４通りの出力状態が考えられる。
以上詳細に説明したように、本発明によれば、
比較回路によつて第ｎ−１フレームと第ｎフレー
ムとの計数結果を単に比較するだけでパリテイチ
エツク用の計数結果を得るようにしているため、
従来の如く、フレームの区切目において、計数結
果の読出し及び２進カウンタのリセツト等の複雑
な処理の必要がなくなり、高速データについても
フレーム内の全ビツトに渡りデータ数の計数を行
うことが可能となる。 さらに上記の如く構成することによつて、超高
速のデジタル伝送においてもフレーム内の全ビツ
トに渡り、データ数の計数ができるためデータ信
号の速度変換により低速データに変換せずともデ
ータ数の計数が可能となり、構成が簡略化される
ため、中間中継器等にも、積極的にパリテイチエ
ツク機能を持たせられる。
比較回路によつて第ｎ−１フレームと第ｎフレー
ムとの計数結果を単に比較するだけでパリテイチ
エツク用の計数結果を得るようにしているため、
従来の如く、フレームの区切目において、計数結
果の読出し及び２進カウンタのリセツト等の複雑
な処理の必要がなくなり、高速データについても
フレーム内の全ビツトに渡りデータ数の計数を行
うことが可能となる。 さらに上記の如く構成することによつて、超高
速のデジタル伝送においてもフレーム内の全ビツ
トに渡り、データ数の計数ができるためデータ信
号の速度変換により低速データに変換せずともデ
ータ数の計数が可能となり、構成が簡略化される
ため、中間中継器等にも、積極的にパリテイチエ
ツク機能を持たせられる。
第１図は本発明の原理ブロツク図、第２図はデ
ジタル伝送システム構成例、第３図はフレーム構
成例、第４図はパリテイチエツク機能を有する中
間中継器のブロツク構成図、第５図は本発明の一
実施例を示すパリテイ計数回路、第６図は第５図
回路各部のタイムチヤート、第７図は従来のパリ
テイ設計回路、第８図は第７図回路各部のタイム
チヤートである。 図中、１００は計数器、１０２は比較回路であ
る。
ジタル伝送システム構成例、第３図はフレーム構
成例、第４図はパリテイチエツク機能を有する中
間中継器のブロツク構成図、第５図は本発明の一
実施例を示すパリテイ計数回路、第６図は第５図
回路各部のタイムチヤート、第７図は従来のパリ
テイ設計回路、第８図は第７図回路各部のタイム
チヤートである。 図中、１００は計数器、１０２は比較回路であ
る。
Claims (1)
- 【特許請求の範囲】 １ 受信データの“１”が入力される毎に出力を
反転し、該受信データの“１”のデータ数を計数
する計数器と、 当該フレームの受信直前における該計数器の計
数値と、 当該フレームのデータ数を計数した直後の該計
数器の計数値とが一致するか否かを検出する比較
回路とを備え、 該比較回路の出力を当該フレームの計数結果と
することを特徴とするパリテイ計数回路。 ２ 前記受信データの“０”が入力されるごとに
出力を反転し、該受信データの“０”のデータ数
を計数する計数器を持つことを特徴とする特許請
求の範囲第１記載のパリテイ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16266485A JPS6223250A (ja) | 1985-07-23 | 1985-07-23 | パリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16266485A JPS6223250A (ja) | 1985-07-23 | 1985-07-23 | パリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223250A JPS6223250A (ja) | 1987-01-31 |
| JPH0456500B2 true JPH0456500B2 (ja) | 1992-09-08 |
Family
ID=15758930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16266485A Granted JPS6223250A (ja) | 1985-07-23 | 1985-07-23 | パリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223250A (ja) |
-
1985
- 1985-07-23 JP JP16266485A patent/JPS6223250A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223250A (ja) | 1987-01-31 |
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