JPH0465991B2 - - Google Patents
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- JPH0465991B2 JPH0465991B2 JP59108918A JP10891884A JPH0465991B2 JP H0465991 B2 JPH0465991 B2 JP H0465991B2 JP 59108918 A JP59108918 A JP 59108918A JP 10891884 A JP10891884 A JP 10891884A JP H0465991 B2 JPH0465991 B2 JP H0465991B2
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- 238000012360 testing method Methods 0.000 claims description 58
- 230000015654 memory Effects 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000011990 functional testing Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は多値論理信号により多部と信号の受
授を行うICを試験するIC試験装置に関する。
授を行うICを試験するIC試験装置に関する。
「従来技術」
一般にデイジタルICを試験するIC試験装置は
各入力端子及び出力端子の電圧−電流特性、電流
−電圧特性を測定する直流試験と、機能が正常に
作動するか否かを試験する機能試験とを行つてい
る。従つてデイジタルICを試験するIC試験装置
は第８図に示すように直流試験装置１と機能試験
装置２とを具備し、双方を被試験IC３の近傍に
設けた切換回路４によつて切換え、直流試験と機
能試験の双方を実行できる構造となつている。
各入力端子及び出力端子の電圧−電流特性、電流
−電圧特性を測定する直流試験と、機能が正常に
作動するか否かを試験する機能試験とを行つてい
る。従つてデイジタルICを試験するIC試験装置
は第８図に示すように直流試験装置１と機能試験
装置２とを具備し、双方を被試験IC３の近傍に
設けた切換回路４によつて切換え、直流試験と機
能試験の双方を実行できる構造となつている。
つまり直流試験は被試験IC３の各端子に所定
の電圧を与えたときにIC３に流れ込む電流又は
IC３から流れ出す電流を測定し、この電流値が
規定の範囲内であるか否かを判定する電圧印加電
流測定モードと、IC３の端子に所定の電流を流
し込むか或は電流を吸引し、そのとき端子に発生
する電圧を測定し、その電圧値が規定した電圧値
となつているか否かを判定する電流印加電圧測定
モードとがある。
の電圧を与えたときにIC３に流れ込む電流又は
IC３から流れ出す電流を測定し、この電流値が
規定の範囲内であるか否かを判定する電圧印加電
流測定モードと、IC３の端子に所定の電流を流
し込むか或は電流を吸引し、そのとき端子に発生
する電圧を測定し、その電圧値が規定した電圧値
となつているか否かを判定する電流印加電圧測定
モードとがある。
この直流試験によりIC３の入出力端子が正常
であることを検査し、これに合格すると次に機能
試験を実行する。
であることを検査し、これに合格すると次に機能
試験を実行する。
機能試験は切換回路４を機能試験装置２に切換
え、機能試験装置２から各種のパターン信号を被
試験IC３の入力に与え、パターン信号を印加し、
同時に被試験IC３の出力を機能試験装置２から
出力される期待値パターンとを論理比較器５にお
いて比較し、その一致、不一致を検出し、不一致
が検出されたとき不良と判定し、表示器６に不良
を表示させる。７は全体の動作をシーケンスコン
トロールする制御器を示す。
え、機能試験装置２から各種のパターン信号を被
試験IC３の入力に与え、パターン信号を印加し、
同時に被試験IC３の出力を機能試験装置２から
出力される期待値パターンとを論理比較器５にお
いて比較し、その一致、不一致を検出し、不一致
が検出されたとき不良と判定し、表示器６に不良
を表示させる。７は全体の動作をシーケンスコン
トロールする制御器を示す。
「発明が解決しようとする問題点」
従来のデイジタル用ICは主に２値論理信号に
より動作するものであつた。従つてIC試験装置
の特に機能試験装置２は２値論理信号を出力する
構造となつている。
より動作するものであつた。従つてIC試験装置
の特に機能試験装置２は２値論理信号を出力する
構造となつている。
これに対しICの端子数を削減し、ICを小形化
する傾向が見られる。ICの端子数を削減する方
法の一つとして多値論理信号を使うことが考えら
れている。多値論理信号を使うICを試験するに
は機能試験装置２として多値論理信号を出力でき
る構造にしなければならない。機能試験装置は従
来から高価なものである。然るにその上に多値論
理信号を出力する機能を付加すると益々高価なも
のとなる。
する傾向が見られる。ICの端子数を削減する方
法の一つとして多値論理信号を使うことが考えら
れている。多値論理信号を使うICを試験するに
は機能試験装置２として多値論理信号を出力でき
る構造にしなければならない。機能試験装置は従
来から高価なものである。然るにその上に多値論
理信号を出力する機能を付加すると益々高価なも
のとなる。
「問題点を解決するための手段」
直流試験装置１は本来の機能として直流の各種
の電圧を出力できる構造を持つている。つまり多
値直流電圧発生機能を持つている。この発明は直
流試験装置１が持つ多値電圧出力機能を利用して
機能試験用の多値論理信号を出力させるように構
成したものである。
の電圧を出力できる構造を持つている。つまり多
値直流電圧発生機能を持つている。この発明は直
流試験装置１が持つ多値電圧出力機能を利用して
機能試験用の多値論理信号を出力させるように構
成したものである。
つまり直流試験装置１の出力回路には従来より
DA変換器を具備し、このDA変換器にICの端子
に与えるべき電圧値又は電流値に相当するデイジ
タル信号を与え、そのデイジタル信号をDA変換
して被試験ICに所定の値の電圧又は電流を与え
る構造となつている。
DA変換器を具備し、このDA変換器にICの端子
に与えるべき電圧値又は電流値に相当するデイジ
タル信号を与え、そのデイジタル信号をDA変換
して被試験ICに所定の値の電圧又は電流を与え
る構造となつている。
この発明では直流試験装置１に設けられている
DA変換器に機能試験に用いる多値論値のパター
ン信号を発生させるデイジタル信号を与える構造
とし、直流試験装置１の出力回路を機能試験装置
の出力回路として流用し、多値論理信号を利用す
るICの試験装置を安価に作ることができるよう
に構成したものである。
DA変換器に機能試験に用いる多値論値のパター
ン信号を発生させるデイジタル信号を与える構造
とし、直流試験装置１の出力回路を機能試験装置
の出力回路として流用し、多値論理信号を利用す
るICの試験装置を安価に作ることができるよう
に構成したものである。
「実施例」
第１図にこの発明の一実施例を示す。この図で
は論理比較器及び良否表示器は省略して示してい
る。第１図に示す１１Ａ，１１Ｂ，１１Ｃ……１
１Ｎはそれぞれ直流試験装置の出力回路を示す。
この出力回路１１Ａ〜１１ＮはDA変換器１２と
励振ドライバ１３と、電圧−電流出力切換回路１
４とによつて構成される。電圧−電流出力切換回
路１４は直流試験時に電圧印加電流測定モード
と、電流印加電圧測定モードに切換る回路であ
る。この電圧−電流出力切換回路１４を通じて被
試験素子３の各端子に電圧又は電流を与える構造
となつている。
は論理比較器及び良否表示器は省略して示してい
る。第１図に示す１１Ａ，１１Ｂ，１１Ｃ……１
１Ｎはそれぞれ直流試験装置の出力回路を示す。
この出力回路１１Ａ〜１１ＮはDA変換器１２と
励振ドライバ１３と、電圧−電流出力切換回路１
４とによつて構成される。電圧−電流出力切換回
路１４は直流試験時に電圧印加電流測定モード
と、電流印加電圧測定モードに切換る回路であ
る。この電圧−電流出力切換回路１４を通じて被
試験素子３の各端子に電圧又は電流を与える構造
となつている。
この発明においては出力回路１１Ａ〜１１Ｎの
各前段にメモリ１６Ａ，１６Ｂ，１６Ｃ……１６
Ｎを設け、このメモリ１６Ａ〜１６Ｎに直流試験
時には直流試験に使用する直流試験用データをシ
ーケンスコントローラ７から転送し、そのデータ
を利用して直流試験を行う。機能試験時には各メ
モリ１６Ａ〜１６Ｎに被試験IC３で使用する多
値論理信号の各論理レベルを規定するデイジタル
データを記憶しておき、その論理レベルのどれを
選択してDA変換器１２に与えるかを決めるアド
レス信号をパターンメモリ１７から与える。この
アドレス信号によつて選択した論理レベルを各出
力回路１１Ａ〜１１Ｎから出力させる。
各前段にメモリ１６Ａ，１６Ｂ，１６Ｃ……１６
Ｎを設け、このメモリ１６Ａ〜１６Ｎに直流試験
時には直流試験に使用する直流試験用データをシ
ーケンスコントローラ７から転送し、そのデータ
を利用して直流試験を行う。機能試験時には各メ
モリ１６Ａ〜１６Ｎに被試験IC３で使用する多
値論理信号の各論理レベルを規定するデイジタル
データを記憶しておき、その論理レベルのどれを
選択してDA変換器１２に与えるかを決めるアド
レス信号をパターンメモリ１７から与える。この
アドレス信号によつて選択した論理レベルを各出
力回路１１Ａ〜１１Ｎから出力させる。
パターンメモリ１７にはシーケンスコントロー
ラ７からパターン信号を発生させるためのアドレ
スデータＡが転送して書込まれる。シーケンスコ
ントローラ７に書込んだアドレスデータをアドレ
ス信号Ｂにより読出す。アドレス信号Ｂはシーケ
ンスコントローラ７から出力されるアドレス信号
B1とアドレスカウンタ１８で作られる連続アド
レス信号B2の何れか一方をマルチプレクサ１９
で選択することができる構造となつている。
ラ７からパターン信号を発生させるためのアドレ
スデータＡが転送して書込まれる。シーケンスコ
ントローラ７に書込んだアドレスデータをアドレ
ス信号Ｂにより読出す。アドレス信号Ｂはシーケ
ンスコントローラ７から出力されるアドレス信号
B1とアドレスカウンタ１８で作られる連続アド
レス信号B2の何れか一方をマルチプレクサ１９
で選択することができる構造となつている。
パターンメモリ１７は第２図に示すように複数
の領域A1、A2、A3……Anを有し、この各記憶領
域A1〜Anに各チヤネルCH1，CH2，CH3，……
CHn毎にパターン信号を発生させるためのアド
レスデータが書込まれる。第２図に示す矢印Ｘは
アドレス方向を示す。つまり各記憶領域A1〜An
が共通のアドレス信号によつて読出しが行われ
る。
の領域A1、A2、A3……Anを有し、この各記憶領
域A1〜Anに各チヤネルCH1，CH2，CH3，……
CHn毎にパターン信号を発生させるためのアド
レスデータが書込まれる。第２図に示す矢印Ｘは
アドレス方向を示す。つまり各記憶領域A1〜An
が共通のアドレス信号によつて読出しが行われ
る。
動 作
直流試験時にはメモリ１６Ａ〜１６Ｎは一つの
アドレスに固定され、この一つのアドレスにシー
ケンスコントローラ７から直流試験に必要なデイ
ジタルデータを与え、このデイジタルデータを遂
次DA変換器１２に与える。従つてメモリ１６Ａ
〜１６Ｎは直流試験時はラツチ回路として利用さ
れる。直流試験は第３図に示すように被試験IC
３の端子に目的の電圧値VH（又は電流）を与え、
その状態で端子に流れる電流又は電圧値を測定
し、その良否を判定する。直流試験は各々の端子
に対し電圧印加電流測定モードと、電流印加電圧
測定モードのいずれかを行う。
アドレスに固定され、この一つのアドレスにシー
ケンスコントローラ７から直流試験に必要なデイ
ジタルデータを与え、このデイジタルデータを遂
次DA変換器１２に与える。従つてメモリ１６Ａ
〜１６Ｎは直流試験時はラツチ回路として利用さ
れる。直流試験は第３図に示すように被試験IC
３の端子に目的の電圧値VH（又は電流）を与え、
その状態で端子に流れる電流又は電圧値を測定
し、その良否を判定する。直流試験は各々の端子
に対し電圧印加電流測定モードと、電流印加電圧
測定モードのいずれかを行う。
機能試験時はメモリ１６Ａ〜１６Ｎに被試験
IC３で使用する多値論理レベルを規定するデー
タを収納する。
IC３で使用する多値論理レベルを規定するデー
タを収納する。
つまり例えば第４図に示すように０ボルトをＬ
論理レベルとし、＋５ボルトをＨ論理レベルとし、
その中間の＋2.5ボルトをＭ論理とする３値信号
を利用するものとした場合、メモリ１６Ａ〜１６
Ｎには第５図に示すように各先頭アドレスD1に
DA変換器１２からゼロボルトを出力させるデイ
ジタルデータを収納し、第２アドレスD2には
DA変換器１２から＋2.5ボルトを出力させるデイ
ジタルデータを収納し、第３アドレスD3には
DA変換器１２から＋５ボルトを出力させるデイ
ジタルデータを収納する。
論理レベルとし、＋５ボルトをＨ論理レベルとし、
その中間の＋2.5ボルトをＭ論理とする３値信号
を利用するものとした場合、メモリ１６Ａ〜１６
Ｎには第５図に示すように各先頭アドレスD1に
DA変換器１２からゼロボルトを出力させるデイ
ジタルデータを収納し、第２アドレスD2には
DA変換器１２から＋2.5ボルトを出力させるデイ
ジタルデータを収納し、第３アドレスD3には
DA変換器１２から＋５ボルトを出力させるデイ
ジタルデータを収納する。
一方例えば出力回路１１Ａから第６図に示すよ
うに、Ｌ、Ｈ、Ｍ、Ｌ、Ｌ、Ｈ、Ｍ、Ｌのような
順序でパターン信号を出力させる場合にはパター
ンメモリ１７の第１記憶領域A1にメモリ１６Ａ
のアドレスデータをD1，D3，D2，D1，D1，D3，
D2，D1の順に書込む。
うに、Ｌ、Ｈ、Ｍ、Ｌ、Ｌ、Ｈ、Ｍ、Ｌのような
順序でパターン信号を出力させる場合にはパター
ンメモリ１７の第１記憶領域A1にメモリ１６Ａ
のアドレスデータをD1，D3，D2，D1，D1，D3，
D2，D1の順に書込む。
このようにしてパターンメモリ１７の各記憶領
域A1〜Anに所望のパターン信号を発生させるた
めのアドレスデータを収納し、このアドレスデー
タにより各メモリ１６Ａ〜１６Ｎをアクセスする
ことにより各出力回路１１Ａ〜１１Ｎから多値論
理のパターン信号を出力させることができる。
域A1〜Anに所望のパターン信号を発生させるた
めのアドレスデータを収納し、このアドレスデー
タにより各メモリ１６Ａ〜１６Ｎをアクセスする
ことにより各出力回路１１Ａ〜１１Ｎから多値論
理のパターン信号を出力させることができる。
パターンメモリ１７の読出はアドレスカウンタ
１８によつて１アドレス毎の連続読出モードで
も、またシーケンスコントローラ７から与えられ
るアドレス信号によつてランダムアクセスモード
で読出することもできる。よつて各種の印加電圧
または電流の組み合せを発生させることが可能で
ある。
１８によつて１アドレス毎の連続読出モードで
も、またシーケンスコントローラ７から与えられ
るアドレス信号によつてランダムアクセスモード
で読出することもできる。よつて各種の印加電圧
または電流の組み合せを発生させることが可能で
ある。
「効果」
上途したようにこの発明によれば直流試験装置
の出力回路１１Ａ〜１１Ｎを利用して多値論理信
号を出力させるように構成したから多値論理信号
を使うICの試験装置を安価に作ることができる。
の出力回路１１Ａ〜１１Ｎを利用して多値論理信
号を出力させるように構成したから多値論理信号
を使うICの試験装置を安価に作ることができる。
「発明の変形実施例」
上途では多値論理信号としてＬ、Ｍ、Ｎの３値
信号を発生させる場合を説明したが、３値に限ら
ず４値でもそれ以上の多値論理信号を発生させる
こともできる。
信号を発生させる場合を説明したが、３値に限ら
ず４値でもそれ以上の多値論理信号を発生させる
こともできる。
更に第７図に示すようにメモリ１６Ａ〜１６Ｎ
の記憶容量を比較的大きいものにし、このメモリ
１６Ａ〜１６Ｎに多値論理レベルを規定するパタ
ーンデータを書込み、メモリ１６Ａ〜１６Ｎから
読出すパターンデータにより直接DA変換器１２
において多値論理レベルを持つパターン信号を発
生させるように構成することもできる。
の記憶容量を比較的大きいものにし、このメモリ
１６Ａ〜１６Ｎに多値論理レベルを規定するパタ
ーンデータを書込み、メモリ１６Ａ〜１６Ｎから
読出すパターンデータにより直接DA変換器１２
において多値論理レベルを持つパターン信号を発
生させるように構成することもできる。
第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明に用いるパターンメモリの
内部構造を説明するための図、第３図はこの発明
によるIC試験装置において直流試験を行う場合
の出力信号の波形を示す波形図、第４図及び第６
図は多値論理信号波形の一例を説明するための波
形図、第５図はこの発明の要部の動作を説明する
ためのブロツク図、第７図はこの発明の他の実施
例を説明するためのブロツク図、第８図は従来の
IC試験装置を説明するためのブロツク図である。 １：直流試験装置、２：機能試験装置、３：被
試験IC、４：切換回路、５：論理比較器、６：
良否表示器、７：シーケンスコントローラ、８，
９：ドライバ群、１１Ａ〜１１Ｎ：出力回路、１
２：DA変換器、１３：ドライバ、１４：電圧−
電流出力切換回路、１６Ａ〜１６Ｎ：メモリ、１
７：パターンメモリ、１８：アドレスカウンタ、
１９：マルチプレクサ。
図、第２図はこの発明に用いるパターンメモリの
内部構造を説明するための図、第３図はこの発明
によるIC試験装置において直流試験を行う場合
の出力信号の波形を示す波形図、第４図及び第６
図は多値論理信号波形の一例を説明するための波
形図、第５図はこの発明の要部の動作を説明する
ためのブロツク図、第７図はこの発明の他の実施
例を説明するためのブロツク図、第８図は従来の
IC試験装置を説明するためのブロツク図である。 １：直流試験装置、２：機能試験装置、３：被
試験IC、４：切換回路、５：論理比較器、６：
良否表示器、７：シーケンスコントローラ、８，
９：ドライバ群、１１Ａ〜１１Ｎ：出力回路、１
２：DA変換器、１３：ドライバ、１４：電圧−
電流出力切換回路、１６Ａ〜１６Ｎ：メモリ、１
７：パターンメモリ、１８：アドレスカウンタ、
１９：マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ Ａ 被試験ICの端子数に対応した数のDA変
換器と、 Ｂ このDA変換器の出力を被試験ICの各端子に
与えるドライバと、 Ｃ 上記DA変換器の各入力側に設けたメモリ
と、 Ｄ このメモリを介して上記DA変換器のそれぞ
れに直流試験のためのデータを与えると共に上
記メモリに多値論理レベルを規定するデータを
書込み、このデータを選択して続出すことによ
り上記各DA変換器から多値論理パターン信号
を出力させるシーケンスコントローラと、 から成るIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108918A JPS60251638A (ja) | 1984-05-28 | 1984-05-28 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108918A JPS60251638A (ja) | 1984-05-28 | 1984-05-28 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251638A JPS60251638A (ja) | 1985-12-12 |
| JPH0465991B2 true JPH0465991B2 (ja) | 1992-10-21 |
Family
ID=14496948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108918A Granted JPS60251638A (ja) | 1984-05-28 | 1984-05-28 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251638A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7690656B1 (ja) * | 2024-07-11 | 2025-06-10 | 株式会社アドバンテスト | 試験回路、試験装置、および試験方法 |
-
1984
- 1984-05-28 JP JP59108918A patent/JPS60251638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251638A (ja) | 1985-12-12 |
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