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JPH0478020B2 - - Google Patents
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JPH0478020B2 - - Google Patents

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JPH0478020B2
JPH0478020B2 JP58068021A JP6802183A JPH0478020B2 JP H0478020 B2 JPH0478020 B2 JP H0478020B2 JP 58068021 A JP58068021 A JP 58068021A JP 6802183 A JP6802183 A JP 6802183A JP H0478020 B2 JPH0478020 B2 JP H0478020B2
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JP
Japan
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gate
section
amplification
current
emitter
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JP58068021A
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JPS59194470A (en
Inventor
Yasuhide Hayashi
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Meidensha Electric Manufacturing Co Ltd
Original Assignee
Meidensha Electric Manufacturing Co Ltd
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00Thyristors
    • H10D18/60Gate-turn-off devices 

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  • Thyristors (AREA)

Description

【発明の詳細な説明】 本考案は増幅ゲート構造のゲートターンオフ
(GTO)サイリスタに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a gate turn-off (GTO) thyristor with an amplified gate structure.

一般に、サイリスタ等ではそのオンゲート電流
を増幅する部分(増幅ゲート)を設けることによ
り、小さなゲート電流で点弧させると同時にター
ンオフ特性を大幅に改善している。一方、自己タ
ーンオフ機能を特徴とするGTOサイリスタでは
ターンオン特性とターンオイキ特性はトレードオ
フの関係にあり、サイリスタに較べてゲート点弧
電流が大きくターンオン特性も劣る傾向がある。
このため、GTOサイリスタを増幅ゲート構造と
するのは有効的手段となるが、現状ではターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するための特別の構造を必要とする。増幅ゲート
の誤動作と対策をゲート埋込み形GTOサイリス
タを例として以下に説明する。
Generally, a thyristor or the like is provided with a part (amplifying gate) that amplifies its on-gate current, thereby allowing it to fire with a small gate current and at the same time greatly improving its turn-off characteristics. On the other hand, in GTO thyristors, which feature a self-turn-off function, there is a trade-off relationship between turn-on characteristics and turn-on characteristics, and the gate firing current tends to be larger than that of thyristors, and the turn-on characteristics tend to be inferior.
For this reason, forming a GTO thyristor with an amplification gate structure is an effective means, but currently requires a special structure to prevent the amplification gate from malfunctioning during turn-off and off periods. Amplification gate malfunctions and countermeasures will be explained below using a gate-embedded GTO thyristor as an example.

第1図は増幅ゲート構造GTOサイリスタの構
成を示し、PE,NB,PB,NE2層から成る主GTO
部とPE,NB,PB,NE1層から成る増幅ゲート部
AQを同一ウエハ上に構成し、エミツタ層NE1
NE2に対向してPBベース層中に格子状や短冊状の
高濃度不純物層PB1 +,PB2 +を埋込み形成し、該
PB1 +層を増幅ゲート部AGのゲートとし、PB2 +
を主GTO部のゲートとしている。主GTO部と増
幅ゲート部AGとはベース層PBの抵抗Rで分離し
ている。この構造において、ターンオンに際して
はオンゲート回路1からカソードKと素子中央部
のゲートG1に順方向ゲート電圧を印加し、ゲー
トG1→増幅ゲートNエミツタ層NE1→ゲートG
2→主GTO部NエミツタNE2へと増幅ゲート電流
を流すことにより主GTO部をターンオンさせる。
ゲートG2からG1側に順方向に設けるダイオー
ドDはオンゲート電流がゲートG1を経由しない
でゲートG2へ流入するのを防ぐ。一方、ターン
オフに際しては、オフゲート回路2からカソード
KとゲートG1間に逆方向ゲート電圧を印加し、
主GTO部NエミツタNE2→ゲートG2→ダイオー
ドDへとオフゲート電流を流すことにより主
GTO部をターンオフさせる。また、増幅ゲート
部ではゲートG2→NエミツタNE1→ゲートG1
のオフゲート電流経路によりターンオフし、この
ターンオフは主GTO部がラツチングしている状
態では増幅ゲート部に分流する主電流が十分に小
さいため主GTO部NE2の接合回復前にターンオフ
する。
Figure 1 shows the configuration of a GTO thyristor with an amplification gate structure.
and an amplification gate section consisting of P E , N B , P B , N E1 layers.
AQ is configured on the same wafer, emitter layer N E1 ,
High concentration impurity layers P B1 + and P B2 + in the shape of a lattice or strips are embedded in the P B base layer facing N E2 , and
The P B1 + layer serves as the gate of the amplification gate section AG, and the P B2 + layer serves as the gate of the main GTO section. The main GTO section and the amplification gate section AG are separated by a resistor R of the base layer PB . In this structure, when turning on, a forward gate voltage is applied from the on-gate circuit 1 to the cathode K and the gate G1 in the center of the element, gate G1 → amplification gate N emitter layer N E1 → gate G
2→The main GTO section is turned on by flowing the amplification gate current to the main GTO section N emitter N E2 .
The diode D provided in the forward direction from the gate G2 to the G1 side prevents the on-gate current from flowing into the gate G2 without passing through the gate G1. On the other hand, when turning off, a reverse gate voltage is applied from the off-gate circuit 2 between the cathode K and the gate G1,
By passing an off-gate current from the main GTO part N emitter N E2 → gate G2 → diode D, the main
Turn off the GTO section. Also, in the amplification gate section, gate G2 → N emitter N E1 → gate G1
This turn-off occurs when the main GTO section is latched and the main current shunted to the amplification gate section is sufficiently small, so it is turned off before the junction recovery of the main GTO section N E2 .

しかし、素子主電流が十分小さく、増幅ゲート
部はラツチングして主GTO部がラツチングして
いない状態では増幅ゲート部のターンオフ失敗が
起こり易い。この場合、オフゲートバイアスによ
る主GTO部のエミツタNE2の接合回復の時間が極
めて短く、この期間内に増幅ゲート部がターンオ
フしきれないことによる。すなわち、主GTO部
のNE2の接合回復により全オフゲート電圧はこの
NE2接合にかかるため増幅ゲート部にはオフゲー
トバイアスがかからなくなる。
However, if the element main current is sufficiently small and the amplification gate section latches but the main GTO section does not latch, failure to turn off the amplification gate section is likely to occur. In this case, the time for junction recovery of the emitter N E2 of the main GTO section due to off-gate bias is extremely short, and the amplification gate section cannot be completely turned off within this period. In other words, due to the junction recovery of N E2 in the main GTO section, the total off-gate voltage is
Since it is applied to the N E2 junction, no off-gate bias is applied to the amplification gate section.

この増幅ゲート部のターンオフ失敗が起きる
と、該増幅ゲート部を流れる主電流はアノードA
→エミツタNE1→ダイオードD→オフゲート回路
2となり、オフゲートバイアスはこの電流経路に
対して順方向となる。この主電流経路を矢印で示
す。実際にはダイオードDの順方向電圧降下分が
増幅ゲートのNエミツタNE1とゲートG1間のオ
フバイアスとして作用しているが、この程度では
増幅ゲート部をターンオフさせるには至らない。
When this amplification gate section fails to turn off, the main current flowing through the amplification gate section is
→ Emitter N E1 → Diode D → Off-gate circuit 2, and the off-gate bias is in the forward direction with respect to this current path. This main current path is indicated by an arrow. In reality, the forward voltage drop of the diode D acts as an off-bias between the N emitter N E1 of the amplification gate and the gate G1, but this level does not turn off the amplification gate section.

以上にように、増幅ゲート部のターンオフ失敗
は、GTOサイリスタの永久破壊につながるし、
該サイリスタをインバータ主回路に使用するとき
にはアーム短絡の原因になるなどの問題がある。
そこで、現状では図中に破線で示すように、ダイ
オードDに直列に増幅ゲート部のオフバイアス用
ツエナーダイオードZDを設け、エミツタNE1
ゲートG1間に大きなオフバイアス電圧(5〜10
程度)がかかるようにし、増幅ゲート部のター
ンオフ作用を促進させている。
As mentioned above, failure to turn off the amplification gate leads to permanent destruction of the GTO thyristor.
When the thyristor is used in an inverter main circuit, there are problems such as arm short circuits.
Therefore, at present, as shown by the broken line in the figure, a Zener diode ZD for off-biasing of the amplification gate section is provided in series with diode D , and a large off-bias voltage (5 to 10
degree) to promote the turn-off effect of the amplification gate section.

しかし、オフバイアス用ツエナーダイオード
ZDを設けることは同じオフゲート回路2の電圧
印加において主GTO部に印加できる実効オフゲ
ートバイアスを下げることになり、素子の可制御
電流の低下を招く。また、GTOサイリスタのタ
ーンオフゲート電流は大きいことから、例えば
1000Aの主電流をターンオフするのに250A程度
のオフゲート電流を必要とし、この大きいオフゲ
ート電流はダイオードD,ツエナーダイオード
ZDでの大きな電力損失になるし、ダイオードD,
ZDに大容量のものを必要とするし、大型である
ためその実装構造上に問題がある。
However, the Zener diode for off-bias
Providing ZD lowers the effective off-gate bias that can be applied to the main GTO section when voltage is applied from the same off-gate circuit 2, leading to a decrease in the controllable current of the element. Also, since the turn-off gate current of a GTO thyristor is large, for example
Turning off the main current of 1000A requires an off-gate current of about 250A, and this large off-gate current is generated by diode D and Zener diode.
There will be a large power loss in ZD, and diode D,
It requires a large capacity ZD, and because it is large, there are problems with its mounting structure.

本発明は、素子外部にオフゲートバイアスを設
けることなく増幅ゲート部を確実にターンオフで
きるようにしたゲートターンオフサイリスタを得
ることを目的としている。
An object of the present invention is to obtain a gate turn-off thyristor that can reliably turn off an amplification gate section without providing an off-gate bias outside the element.

本発明は、主GTO部のオフゲート電流を増幅
ゲート部NエミツタNE1直下のPベース中を経由
させる構造を特徴とする。
The present invention is characterized by a structure in which the off-gate current of the main GTO section is routed through the P base directly below the N emitter N E1 of the amplification gate section.

第2図は本発明の一実施例を示す。同図が第1
図と異なる部分は、ダイオードD,ツエナーダイ
オードZDの回路を設けることなく、主GTO部の
PベースPB層中にNエミツタN3層を拡散形成し、
このNエミツタN3上の電極G3と増幅ゲート部
AGのPベースPB層上に形成した電極G4との間
を導体接続し、該NエミツタN3層及び電極G4
に対向するPベースPB層中にはゲート層PB2 +
PB1 +を夫々帯層としてアノード側からの主電流が
流れるのを仰止した点にある。Nエミツタ層NE3
は帯層PB2 +層によつてアノードA側から見て隠さ
れる配置となり、該N3層の存在による誤つたサ
イリスタ動作を防止する。
FIG. 2 shows an embodiment of the invention. The same figure is the first
The difference from the diagram is that three N emitter N layers are diffused and formed in the P base P B layer of the main GTO section without providing the diode D and Zener diode ZD circuits.
Electrode G3 on this N emitter N3 and the amplification gate section
Conductive connection is made between the electrode G4 formed on the P base P B layer of AG, and the N emitter N3 layer and electrode G4
In the P base P B layer facing the gate layer P B2 + ,
This is the point where the main current from the anode side is not allowed to flow by using P B1 + as a band layer. N emitter layer N E3
is hidden from the anode A side by the strip layer P B2 + layer, thereby preventing erroneous thyristor operation due to the presence of the N3 layer.

こうした構造において、ターンオン動作には第
1図の場合と同様になり、オンゲート電流はゲー
トG1→エミツタNE1→ゲートG2→エミツタ
NE2の経路で流れてターンオンする。ここで、
PB2 +とPB1 +層間の分離抵抗RとゲートG3を持つ
N3層はオンゲート電流がエミツタNE1層以外に分
流するのを防いでいる。次に、ターンオフに際し
ては、オフゲート電流はエミツタNE2→ゲートG
3→ゲートG4→埋込みゲートPB1 +→ゲートG1
の経路で流れ、ターンオフする。
In such a structure, the turn-on operation is similar to that shown in Figure 1, and the on-gate current is from gate G1 → emitter N E1 → gate G2 → emitter
It flows through the path of N E2 and turns on. here,
With separation resistor R and gate G3 between P B2 + and P B1 + layers
The N3 layer prevents the on-gate current from being shunted to areas other than the emitter N E1 layer. Next, at turn-off, the off-gate current is emitter N E2 → gate G
3 → Gate G4 → Embedded gate P B1 + → Gate G1
flows along the path of and turns off.

そして、従来の増幅ゲート部AGのターンオフ
の失敗の状態では、本実施例では主電流経路は矢
印で示すようにアノードA→エミツタNE1→ゲー
トG2→PB2 +→エミツタN3→ゲートG3→ゲー
トG4→PB2 +→ゲートG1の閉ループ経路にな
り、実際には過渡電流が流れた後、主電流はアノ
ードA→埋込みゲートPB1 +→ゲートG1の経路に
移行し、エミツタNE1からの電子注入も止まつて
増幅ゲート部AGは速やかにターンオフする。
In a state where the conventional amplification gate part AG fails to turn off, in this embodiment, the main current path is as shown by the arrow: anode A → emitter N E1 → gate G2 → P B2 + → emitter N 3 → gate G3 → It becomes a closed loop path of gate G4 → P B2 + → gate G1, and after a transient current actually flows, the main current shifts to the path of anode A → buried gate P B1 + → gate G1, and from emitter N E1 . Electron injection also stops and the amplification gate section AG is quickly turned off.

本実施例によれば、主GTO部のオフゲート電
流を増幅ゲート部NエミツタNE1直下を通してゲ
ートG1から引き出す構造になるため、増幅ゲー
ト部を流れる電流はNエミツタNE1直下を通る経
路しかなくこの経路では自ら閉ループを形成して
流れ続けることができず、埋込みゲートPB1 +から
ゲートG1への経路に移行し、NE1からの電子注
入が停止して増幅ゲート部を急速確実にターンオ
フできる。
According to this embodiment, the structure is such that the off-gate current of the main GTO section is drawn out from the gate G1 through directly under the amplification gate N emitter N E1, so the current flowing through the amplification gate section has only one path that passes directly under the N emitter N E1 . In the path, it cannot continue to flow as it forms a closed loop by itself, and shifts to the path from the buried gate P B1 + to the gate G1, stopping electron injection from N E1 and rapidly and reliably turning off the amplification gate section.

第3図は本発明の他の実施例を示す。同図が第
1図と異なる部分は、ダイオードD等のオフバイ
アス回路を設けることなく、主GTO部と増幅ゲ
ート部の夫々の埋込みゲートPB1 +,PB2 +間をその
幅方向延長によつて互いの接続形成をし、主
GTO部と増幅ゲート部の分離抵抗Rをなくした
構造にある。
FIG. 3 shows another embodiment of the invention. The difference between this diagram and Figure 1 is that an off-bias circuit such as a diode D is not provided, and the buried gates P B1 + and P B2 + of the main GTO section and the amplification gate section are extended in the width direction. to form connections with each other,
The structure eliminates the separation resistor R between the GTO section and the amplification gate section.

本実施例においても、主GTO部のオフゲート
電流は埋込みゲートPB2 +からPB1 +を経てゲートG
1に引き出す経路になつてエミツタNE1直下を流
れ、増幅ゲート部を流れる電流は過渡的には破線
で示す閉ループになるがエミツタNE1からの電子
注入が止まつて実線で示す電流回路に移行して増
幅ゲート部の速やかなターンオフを得ることがで
きる。
In this embodiment as well, the off-gate current of the main GTO section flows from the buried gate P B2 + to the gate G via P B1 + .
1, the current flows directly under the emitter N E1 , and the current flowing through the amplification gate transitionally becomes a closed loop shown by the broken line, but when the electron injection from the emitter N E1 stops, the current circuit shifts to the current circuit shown by the solid line. Thus, quick turn-off of the amplification gate section can be obtained.

以上のとおり、本発明によれば、主GTO部の
オフゲート電流を増幅ゲート部のNエミツタ直下
Pベース中を経由させる構造とするため、ターン
オフ時に主GTO部のNエミツタNE2の接合回復後
に増幅ゲート部が導通状態にあつてもその電流回
路に閉ループを形成してNエミツタNE1の電子注
入を停止させ、増幅ゲート部の確実なターンオフ
を可能にする。これにより、本発明では増幅ゲー
ト部にオフバイアス用の外部回路(ダイオードD
等)を不要にし、該外部回路における電力損失や
その接続構成上の問題が解消されさらにオフゲー
ト回路の電圧を低くして確実なターンオフ動作を
得ることができこれはGTOサイリスタの可制御
電流向上になる。
As described above, according to the present invention, since the structure is such that the off-gate current of the main GTO section passes through the P base directly under the N emitter of the amplification gate section, the amplification is performed after the junction recovery of the N emitter N E2 of the main GTO section at turn-off. Even if the gate section is in a conductive state, a closed loop is formed in its current circuit to stop electron injection into the N emitter N E1 , thereby enabling reliable turn-off of the amplification gate section. As a result, in the present invention, an off-bias external circuit (diode D
etc.), power loss in the external circuit and problems with its connection configuration are eliminated, and the off-gate circuit voltage can be lowered to ensure reliable turn-off operation, which improves the controllable current of the GTO thyristor. Become.

なお、本発明は埋込みゲート型のGTOサイリ
スタに限らず、短冊状のゲート電極が素子表面に
露出した形状の通常のGTOサイリスタに適用し
て同等の作用効果を得ることができる。
Note that the present invention is not limited to a buried gate type GTO thyristor, but can be applied to a normal GTO thyristor having a strip-shaped gate electrode exposed on the element surface to obtain the same effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の増幅ゲート構造のGTOサイリ
スタの構成図、第2図は本発明の一実施例を示す
構成図、第3図は本発明の他の実施例を示す構成
図である。 1……オンゲート回路、2……オフゲート回
路、D……ダイオード、ZD……ツエナーダイオ
ード、PB1 +,PB2 +……埋込みゲート、G1,G
2,G3,G4……ゲート、K……カソード、A
……アノード。
FIG. 1 is a block diagram of a GTO thyristor with a conventional amplification gate structure, FIG. 2 is a block diagram showing one embodiment of the present invention, and FIG. 3 is a block diagram showing another embodiment of the present invention. 1...On-gate circuit, 2...Off-gate circuit, D...Diode, ZD...Zener diode, P B1 + , P B2 + ...Embedded gate, G1, G
2, G3, G4...Gate, K...Cathode, A
……anode.

Claims (1)

【特許請求の範囲】[Claims] 1 PE,NB,PB,NE2層からなる主GTO部と同
一ウエハ上にPE,NB,PB,NE1層からなる増幅
ゲート部を設け、この増幅ゲート部の主電流を主
GTO部のオンゲート電流とする増幅ゲート構造
のゲートターンオフサイリスタにおいて、主
GTO部のオフゲート電流は上記増幅ゲート部の
NエミツタNE1直下を経由してオフゲートG1に
引出す構造にしたことを特徴とする増幅ゲート構
造のゲートターンオフサイリスタ。
1. An amplification gate section consisting of P E , N B , P B , N E1 layers is provided on the same wafer as a main GTO section consisting of P E , N B , P B , N E2 layers, and the main current of this amplification gate section is Mainly
In a gate turn-off thyristor with an amplification gate structure that uses the on-gate current of the GTO section, the main
A gate turn-off thyristor having an amplification gate structure, characterized in that the off-gate current of the GTO section is drawn out to the off-gate G1 via the N emitter N E1 of the amplification gate section.
JP58068021A 1983-04-18 1983-04-18 Gate turn-off thyristor with amplification gate structure Granted JPS59194470A (en)

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