JPH0417026B2 - - Google Patents
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- JPH0417026B2 JPH0417026B2 JP57169213A JP16921382A JPH0417026B2 JP H0417026 B2 JPH0417026 B2 JP H0417026B2 JP 57169213 A JP57169213 A JP 57169213A JP 16921382 A JP16921382 A JP 16921382A JP H0417026 B2 JPH0417026 B2 JP H0417026B2
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- gate
- electrode
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- amplification
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明は、増幅ゲート構造のGTO（ゲートター
ンオフサイリスタ）のドライブ回路の改良に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in a drive circuit for a GTO (gate turn-off thyristor) having an amplification gate structure.
サイリスタ等ではターンオン特性を改善するた
め、一般にゲート増幅構造としている。このゲー
ト増幅構造は、ターンオフ特性を重視して設計さ
れ、ターンオン特性がサイリスタに比較して稍劣
るGTOにおいても大いに有効である。ただし、
GTOはターンオフ機能を有するので、ターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するため、ドライブ方法には特別な配慮が必要で
ある。 Thyristors and the like generally have a gate amplification structure to improve turn-on characteristics. This gate amplification structure is designed with emphasis on turn-off characteristics, and is highly effective even in GTOs whose turn-on characteristics are slightly inferior to thyristors. however,
Since the GTO has a turn-off function, special consideration must be given to the drive method to prevent the amplification gate from malfunctioning during turn-off and off periods.
第１図にゲート埋込み形ゲート増幅構造の
GTOの構造例を示す。図において、１は補強用
タングステン板、２はＰ層（アノードエミツタ）、
３はＮ層、４はＰ層（カソードベース）、５及び
６はカソードエミツタであり、タングステン板１
上にPNPN層が形成されている。前記カソード
エミツタ５及び６の如く二つに分けたことによ
り、補助GTO領域Ｂと主GTO領域Ａが形成され
る。 Figure 1 shows the embedded gate amplification structure.
An example of the structure of GTO is shown. In the figure, 1 is a reinforcing tungsten plate, 2 is a P layer (anode emitter),
3 is an N layer, 4 is a P layer (cathode base), 5 and 6 are cathode emitters, and tungsten plate 1
A PNPN layer is formed on top. By dividing the cathode emitters 5 and 6 into two, an auxiliary GTO region B and a main GTO region A are formed.
７及び８はＰ層４に形成された埋込みゲート
層、９はオンゲート電極、１０はオフゲート電
極、１１はカソード電極、１２は増幅ゲートｎエ
ミツタと主GTOのゲート電極１３を接続する電
極であり、前記カソード電極１１はオン電源２１
の（−）端とオフ電源２２の（＋）端に接続され
ている。前記オンゲート電極９はオンスイツチ２
３を介して前記オン電源２１の（＋）端に、また
オフスイツチ２４を介して前記オフ電源２２の
（−）端にそれぞれ接続されている。また、前記
オフゲート電極１０はダイオード２５を介して前
記オンゲート電極９に接続されている。 7 and 8 are buried gate layers formed in the P layer 4, 9 is an on-gate electrode, 10 is an off-gate electrode, 11 is a cathode electrode, 12 is an electrode connecting the amplification gate n emitter and the gate electrode 13 of the main GTO, The cathode electrode 11 is connected to the on-power source 21
and the (+) end of the off power supply 22. The on-gate electrode 9 is the on-switch 2
3 to the (+) end of the on power source 21 and to the (-) end of the off power source 22 through the off switch 24, respectively. Further, the off-gate electrode 10 is connected to the on-gate electrode 9 via a diode 25.
しかして、ターンオンに際しては、オン電極２
１→オンスイツチ２３→オンゲート電極９→増幅
ゲートｎエミツタ６→電極１２→ゲート電極１３
→主GTOnエミツタ５へとオンゲート電流が流
れ、素子はオンする。 Therefore, when turning on, the on electrode 2
1 → On switch 23 → On gate electrode 9 → Amplification gate n emitter 6 → Electrode 12 → Gate electrode 13
→On-gate current flows to the main GTOn emitter 5, turning on the device.
一方、ターンオフに際しては、オフ電源２２→
主GTOnエミツタ５→オフゲート電極１０へとオ
フゲート電流が流れ、素子はターンオフする。こ
の場合、主GTOnエミツタ５→ゲート電極１３→
電極１２→増幅ゲートｎエミツタ６→オンゲート
電極９のオフゲート電流経路もある。ただし、主
GTOがラツチング状態では、増幅ゲートに分流
する主電流は十分に小さいので、ターンオフ時に
増幅ゲートは、このオフゲート電流経路により、
主GTOnエミツタ接合回復前にオフしてしまい問
題はない。 On the other hand, when turning off, the off power supply 22→
An off-gate current flows from the main GTOn emitter 5 to the off-gate electrode 10, turning off the device. In this case, main GTOn emitter 5 → gate electrode 13 →
There is also an off-gate current path from electrode 12 to amplification gate n emitter 6 to on-gate electrode 9. However, the main
When the GTO is in the latching state, the main current shunted to the amplification gate is sufficiently small, so at turn-off, the amplification gate
There is no problem as the main GTOn emitter turns off before the junction recovers.
しかし、主電流が十分小さく、増幅ゲートはラ
ツチングしているが、主GTOはラツチングして
いない状態では、増幅ゲートのターンオフ失敗が
起こり易い。なぜならば、このような場合は、増
幅ゲートを流れる電流が大きく、しかも主GTOn
エミツタ接合の急速な回復があるため、増幅ゲー
トはターンオフしきれず、また、オフゲート電極
１０に接続されたダイオード２５１個の電圧降下
だけでは増幅ゲートをターンオフさせるバイアス
電圧としては不十分であり、主電流は増幅ゲート
を通つて流れ続けるからである。オフゲートバイ
アスはこの電流に対して順方向である。このとき
の主電流経路は、増幅ゲートｎエミツタ６→電極
１２→ゲート電極１３→埋込ゲート層７→オフゲ
ート電極１０→オフゲート回路となる。 However, if the main current is sufficiently small and the amplification gate is latched but the main GTO is not latched, failure to turn off the amplification gate is likely to occur. This is because in such a case, the current flowing through the amplification gate is large and the main GTOn
Because of the rapid recovery of the emitter junction, the amplification gate cannot be turned off completely, and the voltage drop of 251 diodes connected to the off-gate electrode 10 is insufficient as a bias voltage to turn off the amplification gate, and the main current continues to flow through the amplification gate. Off-gate bias is in the forward direction for this current. The main current path at this time is amplification gate n emitter 6 → electrode 12 → gate electrode 13 → buried gate layer 7 → off-gate electrode 10 → off-gate circuit.
本発明は上記のような問題点を解消するために
なされたもので、増幅ゲートｎエミツタと主
GTOのゲート電極を接続する電極とカソードの
間にコンデンサを接続することにより、主電流が
ラツチングレベル程度の小さい電流の場合にも確
実にターンオフできる増幅ゲート形GTOのドラ
イブ回路を提供することを目的とする。 The present invention was made to solve the above-mentioned problems.
To provide a drive circuit for an amplified gate type GTO that can be turned off reliably even when the main current is as small as a latching level by connecting a capacitor between the electrode that connects the gate electrode of the GTO and the cathode. purpose.
以下、本発明を図示の実施例に基づいて詳細に
説明する。 Hereinafter, the present invention will be explained in detail based on illustrated embodiments.
第２図は本発明の一実施例を示すもので、増幅
ゲートｎエミツタ６と主GTOのゲート電極１３
を接続する電極１２とカソード１１、つまりオン
電極２１の（−）端の間にコンデンサ２６を接続
したことが従来（第１図）と異なる。他は従来と
同様であり、同一構成部分と同一部分を付してそ
の説明は省略する。 FIG. 2 shows an embodiment of the present invention, in which the amplification gate n emitter 6 and the main GTO gate electrode 13 are shown.
This differs from the conventional method (FIG. 1) in that a capacitor 26 is connected between the electrode 12 and the cathode 11, that is, the (-) end of the ON electrode 21. The rest is the same as the conventional one, so the same constituent parts and the same parts will be denoted and the explanation thereof will be omitted.
このような回路構成とすると、コンデンサ２６
の充電期間中、主GTOのｎエミツタ５を経由せ
ずに増幅ゲートにオフバイアスが加わり、増幅ゲ
ートのターンオフが確実になる。この動作を第３
図と第４図Ａ，Ｂの波形図を参照しながら説明す
る。条件は、負荷抵抗40Ω、アノード電圧300V、
ゲート電圧（VGR）45Vである。 With such a circuit configuration, the capacitor 26
During the charging period, off-bias is applied to the amplification gate without passing through the n-emitter 5 of the main GTO, ensuring turn-off of the amplification gate. Repeat this action in the third
This will be explained with reference to the diagram and the waveform diagrams in FIGS. 4A and 4B. The conditions are: load resistance 40Ω, anode voltage 300V,
Gate voltage (V GR ) is 45V.
第３図は低主電流で、主GTOがラツチングし
ているときにオフ信号を加えた場合のターンオフ
時の主電流I1とオフゲート電流Ig1の波形であり、
正常な波形である。これは、本実施例、従来とも
同様である。 Figure 3 shows the waveforms of the main current I1 and off-gate current Ig1 at turn-off when an off signal is applied when the main GTO is latching at a low main current.
The waveform is normal. This is the same in this embodiment and in the conventional case.
第４図Ａ，Ｂは第３図の場合より僅かに主電流
I1が小さく、主GTOはラツチングせず、増幅ゲ
ートだけがラツチングしているときにオフ信号を
加えた場合のターンオフ電流波形であり、主
GTOのカソード１１と電極１２の間にコンデン
サが接続されていない従来のものは第４図Ａに示
すようにターンオフタイムが異常に長く、ターン
オフ後半では主電流I1の波形とオフゲート電流Ig1
の波形が等しく、増幅ゲートを流れる主電流がオ
フゲート回路を経由していることがわかる。 Figure 4 A and B have a slightly lower main current than the case in Figure 3.
This is the turn-off current waveform when an off signal is applied when I 1 is small and the main GTO is not latching and only the amplification gate is latching.
The conventional GTO in which a capacitor is not connected between the cathode 11 and the electrode 12 has an abnormally long turn-off time as shown in Figure 4A, and in the latter half of turn-off, the waveform of the main current I 1 and the off-gate current I g1
It can be seen that the waveforms are the same, and the main current flowing through the amplification gate passes through the off-gate circuit.
これに対し、カソード１１と電極１２の間にコ
ンデンサ２６（この場合のコンデンサ容量は1μF
である）が接続されている本実施例のものは、第
４図Ｂに示すようにターンオフタイムも短く、こ
の波形からもターンオフの正常化が確認できる。
なお、オフゲート電流Ig1の波形はコンデンサ２
６の充電電流が重畳されたものとなる。 On the other hand, a capacitor 26 (the capacitor capacity in this case is 1 μF) is placed between the cathode 11 and the electrode 12.
In this example, the turn-off time is short as shown in FIG. 4B, and normalization of turn-off can be confirmed from this waveform.
Note that the waveform of off-gate current I g1 is
6 charging currents are superimposed.
前記実施例はオフゲート電極１０を有するもの
についてであるが、オフ専用ゲート電極を有しな
い増幅ゲート構造のGTOにも適用でき、第５図
に回路構成を示す。この場合には電極１２とオン
ゲート電極９の間にダイオード２５が接続され、
電極１２と主GTOのカソード１１の間にコンデ
ンサ２６が接続される。 Although the embodiment described above has an off-gate electrode 10, it can also be applied to a GTO having an amplification gate structure that does not have an off-only gate electrode, and the circuit configuration is shown in FIG. In this case, a diode 25 is connected between the electrode 12 and the on-gate electrode 9,
A capacitor 26 is connected between the electrode 12 and the cathode 11 of the main GTO.
なお、前記各実施例ではコンデンサ２６のみと
したが、コンデンサだけでなく、抵抗を直列に接
続してもよく、これによつて振動電流が抑制され
たり、増幅ゲートのオフバイアス期間が増大する
などの効果を生じる。また、コンデンサ２６に放
電抵抗を接続してもよい。 In each of the above embodiments, only the capacitor 26 is used, but in addition to the capacitor, a resistor may also be connected in series, which can suppress the oscillating current, increase the off-bias period of the amplification gate, etc. produces the effect of Further, a discharge resistor may be connected to the capacitor 26.
以上のように本発明によれば、増幅ゲートｎエ
ミツタと主GTOのゲート電極を接続する電極と
カソードの間にコンデンサを接続したので、素子
のターンオフ時、コンデンサが充電されるまでの
期間増幅ゲートにオフバイアスが加わるようにな
り、主GTOはラツチングせず増幅ゲートだけが
ラツチングしている状態でも確実にターンオフで
きる。しかも、コンデンサを接続するだけ、ある
いはこれに抵抗を直列か並列に接続するだけの簡
単な回路構成となる。 As described above, according to the present invention, since the capacitor is connected between the cathode and the electrode that connects the amplification gate n emitter and the gate electrode of the main GTO, the amplification gate An off-bias is now applied to the main GTO, allowing reliable turn-off even when only the amplification gate is latched without the main GTO latching. Moreover, the circuit configuration is simple, simply by connecting a capacitor or a resistor in series or parallel to it.
第１図は増幅ゲート構造のGTOのドライブ回
路の従来例を示す回路構成図、第２図は本発明の
一実施例を示す回路構成図、第３図及び第４図
Ａ，Ｂは動作波形図、第５図は本発明の他の実施
例を示す回路構成図である。
１……タングステン板、２……アノードエミツ
タ、３……Ｎ層、４……カソードベース、５及び
６……カソードエミツタ、９……オンゲート電
極、１０……オフゲート電極、１１……カソード
電極、１２……増幅ゲートｎエミツタと主GTO
のゲート電極を接続する電極、２１……オン電
源、２２……オフ電源、２３……オンスイツチ、
２４……オフスイツチ、２５……ダイオード、２
６……コンデンサ。
Fig. 1 is a circuit configuration diagram showing a conventional example of a GTO drive circuit with an amplification gate structure, Fig. 2 is a circuit configuration diagram showing an embodiment of the present invention, and Figs. 3 and 4 A and B are operating waveforms. 5 are circuit configuration diagrams showing other embodiments of the present invention. DESCRIPTION OF SYMBOLS 1... Tungsten plate, 2... Anode emitter, 3... N layer, 4... Cathode base, 5 and 6... Cathode emitter, 9... On-gate electrode, 10... Off-gate electrode, 11... Cathode Electrode, 12...Amplification gate n emitter and main GTO
21...on power supply, 22...off power supply, 23...on switch,
24... Off switch, 25... Diode, 2
6... Capacitor.
Claims (1)
を二つに分けて主GTO領域と補助GTO領域とし
た増幅ゲート形GTOと、この増幅ゲート形GTO
の主カソード電極と補助GTOのオンゲート電極
間に接続されたオンゲート回路とオフゲート回路
の並列回路と、前記増幅ゲート形GTOの補助
GTOのｎエミツタと主GTOのゲート電極を接続
する電極と前記増幅ゲート形GTOの主GTOのカ
ソード電極間に接続されたコンデンサと、前記増
幅ゲート形GTOの主GTOのオフゲート電極若し
くは主GTOのゲート電極にアノード側が、補助
GTOのオンゲート電極にカソード側が接続され
るダイオードとを備え、前記主GTOに前記オフ
ゲート回路よりオフバイアスを印加させて主
GTOをターンオフさせるとき、オフバイアスが
前記コンデンサを通して補助GTOのｎエミツタ
に直接印加されるようにしたことを特徴とする増
幅ゲート形GTOのドライブ回路。1 An amplification gate type GTO in which the N layer as the cathode emitter of the PNPN layer is divided into two, a main GTO region and an auxiliary GTO region, and this amplification gate type GTO
A parallel circuit of an on-gate circuit and an off-gate circuit connected between the main cathode electrode of the auxiliary GTO and the on-gate electrode of the auxiliary GTO, and an auxiliary circuit of the amplified gate type GTO.
An electrode connecting the n emitter of the GTO and the gate electrode of the main GTO, a capacitor connected between the cathode electrode of the main GTO of the amplification gate type GTO, and an off-gate electrode of the main GTO of the amplification gate type GTO or the gate of the main GTO The anode side is auxiliary to the electrode.
a diode whose cathode side is connected to the on-gate electrode of the GTO, and an off-bias is applied to the main GTO from the off-gate circuit.
A drive circuit for an amplified gate type GTO, characterized in that when turning off the GTO, an off bias is applied directly to the n-emitter of the auxiliary GTO through the capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169213A JPS5959072A (en) | 1982-09-27 | 1982-09-27 | Drive circuit for amplifying gate type gto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169213A JPS5959072A (en) | 1982-09-27 | 1982-09-27 | Drive circuit for amplifying gate type gto |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5959072A JPS5959072A (en) | 1984-04-04 |
| JPH0417026B2 true JPH0417026B2 (en) | 1992-03-25 |
Family
ID=15882298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169213A Granted JPS5959072A (en) | 1982-09-27 | 1982-09-27 | Drive circuit for amplifying gate type gto |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5959072A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604618B2 (en) * | 1979-09-21 | 1985-02-05 | 富士電機株式会社 | thyristor firing circuit |
-
1982
- 1982-09-27 JP JP57169213A patent/JPS5959072A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5959072A (en) | 1984-04-04 |
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