JPH0523082B2 - - Google Patents
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- Publication number
- JPH0523082B2 JPH0523082B2 JP58063673A JP6367383A JPH0523082B2 JP H0523082 B2 JPH0523082 B2 JP H0523082B2 JP 58063673 A JP58063673 A JP 58063673A JP 6367383 A JP6367383 A JP 6367383A JP H0523082 B2 JPH0523082 B2 JP H0523082B2
- Authority
- JP
- Japan
- Prior art keywords
- limiter
- current source
- noise
- input
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Television Signal Processing For Recording (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はリミツタ回路に関し、例えば磁気記録
再生装置のノイズキヤンセル回路に用いて好適な
リミツタ回路に関する。
再生装置のノイズキヤンセル回路に用いて好適な
リミツタ回路に関する。
一般に磁気記録再生装置（以下VTRという）
においては、磁気テープ上に映像信号を記録し、
またこれを再生する際に変調ノイズ、摺動ノイ
ズ、再生増幅ノイズ等により再生信号のＳ／Ｎ比
（信号対雑音比）が悪化する。よつて再生信号を
ノイズキヤンセル回路を通してそのＳ／Ｎ比の改
善を図つている。このノイズキヤンセル回路を第
１図に示す。以下、第１図の回路の各点における
動作波形を示す第２図と共にこの回路の動作を説
明する。
においては、磁気テープ上に映像信号を記録し、
またこれを再生する際に変調ノイズ、摺動ノイ
ズ、再生増幅ノイズ等により再生信号のＳ／Ｎ比
（信号対雑音比）が悪化する。よつて再生信号を
ノイズキヤンセル回路を通してそのＳ／Ｎ比の改
善を図つている。このノイズキヤンセル回路を第
１図に示す。以下、第１図の回路の各点における
動作波形を示す第２図と共にこの回路の動作を説
明する。
端子１により入力される再生映像信号は第２図
Ａに示す如きノイズを含んだものとなつている。
この信号は遅延器２及びハイパスフイルタ
（HPF）３に入力される。HPF３の出力は第２図
Ｂ示すようになり、ここで信号のノイズ成分が取
り出される。しかしながら信号の高域成分SHも同
時に取り出される。このノイズ成分と信号の高域
成分からノイズ成分のみを取り出すのが増幅器４
及びリミツタ５である。ここで、増幅器４の入力
端での入力換算リミツタレベルをVLとすると、 VL＝VL′／GA (1) ただしVL′はリミツタ５の入力演算リミツタレ
ベルであり、GAは増幅器４の利得（ゲイン）で
ある。
Ａに示す如きノイズを含んだものとなつている。
この信号は遅延器２及びハイパスフイルタ
（HPF）３に入力される。HPF３の出力は第２図
Ｂ示すようになり、ここで信号のノイズ成分が取
り出される。しかしながら信号の高域成分SHも同
時に取り出される。このノイズ成分と信号の高域
成分からノイズ成分のみを取り出すのが増幅器４
及びリミツタ５である。ここで、増幅器４の入力
端での入力換算リミツタレベルをVLとすると、 VL＝VL′／GA (1) ただしVL′はリミツタ５の入力演算リミツタレ
ベルであり、GAは増幅器４の利得（ゲイン）で
ある。
となる。この入力リミツタレベルVLを第２図Ｂ
に示す如く、ノイズレベルのｐ−ｐ（peak to
peak）値よりわずかに大きく選べばリミツタ５
の出力にはノイズ成分とわずかの信号高域成分が
得られることになる（第２図Ｃ参照）。このリミ
ツタ５の出力を減算器６にて遅延器２を通つて再
生映像信号から減算することにより、ノイズが除
去された再生映像信号出力が端子７より得られる
（第２図Ｄ参照）。ここで遅延器２は減算器６への
２つの入力の時間合せのために用いられている。
すなわち、τDL，τHPF，τA，τLをそれぞれ遅
延器２、HPF３、増幅器４、リミツタ５におけ
る信号の群遅延時間とすると、 τDL＝τHPF＋τA＋τL (2) が成り立つよう遅延器２の遅延時間が定められて
いる。
に示す如く、ノイズレベルのｐ−ｐ（peak to
peak）値よりわずかに大きく選べばリミツタ５
の出力にはノイズ成分とわずかの信号高域成分が
得られることになる（第２図Ｃ参照）。このリミ
ツタ５の出力を減算器６にて遅延器２を通つて再
生映像信号から減算することにより、ノイズが除
去された再生映像信号出力が端子７より得られる
（第２図Ｄ参照）。ここで遅延器２は減算器６への
２つの入力の時間合せのために用いられている。
すなわち、τDL，τHPF，τA，τLをそれぞれ遅
延器２、HPF３、増幅器４、リミツタ５におけ
る信号の群遅延時間とすると、 τDL＝τHPF＋τA＋τL (2) が成り立つよう遅延器２の遅延時間が定められて
いる。
ところで、第１図のノイズキヤンセル回路にお
いて、ノイズを最も効果的に除去し、かつ再生映
像信号の歪を最も少なくするためには下記の条件
を満足するようにすれば良い。すなわち減算器６
への入力比を１：１とすれば、(2)式及び VL＝Np−ｐ (3) GHPF・GA・GL（＝Ｇ）＝GDL (4) 上記(3)式、(4)式を満足する必要がある。ただし、
ここでNp−ｐは再生映像信号中のノイズｐ−ｐ
値であり、GHPF，GL，GDLはそれぞれHPF３の通
過帯域でのゲイン、リミツタ５のゲイン、遅延器
２の伝送ゲインである。上記の条件を満足しない
場合、例えばVL＞Np−ｐの場合はノイズは完全
に除去されるが、信号の高域成分の除去量も大き
くなり、再生波形がなまつてしまう。また、VL
＜Np−ｐではノイズが完全に除去されない。ま
た、Ｇ≠GDLのときも同様にノイズは完全には除
去されないことになる。
いて、ノイズを最も効果的に除去し、かつ再生映
像信号の歪を最も少なくするためには下記の条件
を満足するようにすれば良い。すなわち減算器６
への入力比を１：１とすれば、(2)式及び VL＝Np−ｐ (3) GHPF・GA・GL（＝Ｇ）＝GDL (4) 上記(3)式、(4)式を満足する必要がある。ただし、
ここでNp−ｐは再生映像信号中のノイズｐ−ｐ
値であり、GHPF，GL，GDLはそれぞれHPF３の通
過帯域でのゲイン、リミツタ５のゲイン、遅延器
２の伝送ゲインである。上記の条件を満足しない
場合、例えばVL＞Np−ｐの場合はノイズは完全
に除去されるが、信号の高域成分の除去量も大き
くなり、再生波形がなまつてしまう。また、VL
＜Np−ｐではノイズが完全に除去されない。ま
た、Ｇ≠GDLのときも同様にノイズは完全には除
去されないことになる。
上述したように、ノイズキヤンセル回路を効果
的に動作させるためには(3)式、(4)式を両方とも満
足することが必要である。
的に動作させるためには(3)式、(4)式を両方とも満
足することが必要である。
上述したような従来のノイズキヤンセル回路を
集積回路化した場合の一例は第３図に示す。この
第３図に示す回路においてはリミツタに差動増幅
器を用いており、VL240ｍVp−ｐとなるため
ノイズ入力端８でのノイズレベルＮ（通常40〜60
ｍVp−ｐ）と入力換算リミツタレベルVLが一致
するように増幅器のゲインが４〜６倍に選ばれ、
(3)式を満足するように設計されている。また再生
映像信号入力から遅延器２を介した再生映像信号
出力までのゲイン及び群遅延とがそれぞれ一致す
るように選ばれ、(2)式、(4)式を満足するよう設計
されている。
集積回路化した場合の一例は第３図に示す。この
第３図に示す回路においてはリミツタに差動増幅
器を用いており、VL240ｍVp−ｐとなるため
ノイズ入力端８でのノイズレベルＮ（通常40〜60
ｍVp−ｐ）と入力換算リミツタレベルVLが一致
するように増幅器のゲインが４〜６倍に選ばれ、
(3)式を満足するように設計されている。また再生
映像信号入力から遅延器２を介した再生映像信号
出力までのゲイン及び群遅延とがそれぞれ一致す
るように選ばれ、(2)式、(4)式を満足するよう設計
されている。
第３図の回路においては、VTRのテープ・ヘ
ツド系の特性改善または他のノイズリダクシヨン
回路（ライン相関性を利用したもの等）の併用等
で、ノイズ入力端８でのノイズレベルが減少した
場合や、何らかの要因でノイズレベルが増大した
場合には入力換算リミツタレベルが一定であるた
め最も効果的なノイズキヤンセル効果が発揮でき
ないという欠点があつた。
ツド系の特性改善または他のノイズリダクシヨン
回路（ライン相関性を利用したもの等）の併用等
で、ノイズ入力端８でのノイズレベルが減少した
場合や、何らかの要因でノイズレベルが増大した
場合には入力換算リミツタレベルが一定であるた
め最も効果的なノイズキヤンセル効果が発揮でき
ないという欠点があつた。
本発明は上述した点にかんがみてなされたもの
で、入力換算リミツタレベルが任意に設定でき、
かつ制御入力によらずゲインが一定であり、集積
回路化に好適でまたVTRのノイズキヤンセル回
路に用いて好適なリミツタ回路を提供することを
目的とする。
で、入力換算リミツタレベルが任意に設定でき、
かつ制御入力によらずゲインが一定であり、集積
回路化に好適でまたVTRのノイズキヤンセル回
路に用いて好適なリミツタ回路を提供することを
目的とする。
本発明は制御入力によりゲインが増加または減
少する増幅器と、リミツタレベルは一定で、前記
制御入力によりゲインが減少または増加するリミ
ツタとを縦続接続し、前記増幅器の入力端を入力
端とし、前記リミツタの出力端を出力端とするよ
うにリミツタ回路を構成したものである。
少する増幅器と、リミツタレベルは一定で、前記
制御入力によりゲインが減少または増加するリミ
ツタとを縦続接続し、前記増幅器の入力端を入力
端とし、前記リミツタの出力端を出力端とするよ
うにリミツタ回路を構成したものである。
以下、本発明になるリミツタ回路の一実施例を
第４図に示す回路図と共に説明する。
第４図に示す回路図と共に説明する。
第４図において、Q1乃至Q9はトランジスタ、
R1乃至R7は抵抗、V1乃至V3はバイアス電源、VC
は制御電圧源であり、I1乃至I3は定電流源であ
る。ここで、トランジスタQ1乃至Q9及び抵抗R1
乃至R5、バイアス電源V1，V2でもつて制御電圧
源VCの制御電圧VCによつてゲインが制御される
増幅器が構成されている。ここで、トランジスタ
Q1，Q2は、それぞれ特許請求の範囲における第
１、第２のトランジスタに相当し、トランジスタ
Q3及び抵抗R5が第１の制御電流源に相当する。
そして、これらにより第１の差動増幅器が構成さ
れている。またトランジスタQ4乃至Q9及び抵抗
R6，R7、定電流源I1乃至I3、バイアス電源V3でも
つて制御電圧VCによつてゲインが制御されるリ
ミツタが構成されている。すなわち、トランジス
タQ6，Q7は、それぞれ特許請求の範囲における
第３、第４のトランジスタに相当し、定電流源I1
が第１の定電流源に相当し、定電流源I2（または
I3）が第２の定電流源に相当する。さらに、バイ
アス電源V3が特許請求の範囲におけるバイアス
電源に相当し、トランジスタQ4及び抵抗R6（また
はトランジスタQ5及び抵抗R7）が第２の制御電
流源に相当し、トランジスタQ8（またはQ9）が第
５のトランジスタに相当する。そして、これらに
より第２の差動増幅器が構成されている。この場
合制御電圧VCの増加により増幅器のゲインは増
加し、一方リミツタはそのゲインが減少するよう
制御される。また、抵抗R5，R6，R7の抵抗値は
全て等しくされている。さらに定電流源I1，I2，
I3の電流値I1，I2，I3には Ｉ＝I1＝2I2＝2I3 (5) なる関係がある。
R1乃至R7は抵抗、V1乃至V3はバイアス電源、VC
は制御電圧源であり、I1乃至I3は定電流源であ
る。ここで、トランジスタQ1乃至Q9及び抵抗R1
乃至R5、バイアス電源V1，V2でもつて制御電圧
源VCの制御電圧VCによつてゲインが制御される
増幅器が構成されている。ここで、トランジスタ
Q1，Q2は、それぞれ特許請求の範囲における第
１、第２のトランジスタに相当し、トランジスタ
Q3及び抵抗R5が第１の制御電流源に相当する。
そして、これらにより第１の差動増幅器が構成さ
れている。またトランジスタQ4乃至Q9及び抵抗
R6，R7、定電流源I1乃至I3、バイアス電源V3でも
つて制御電圧VCによつてゲインが制御されるリ
ミツタが構成されている。すなわち、トランジス
タQ6，Q7は、それぞれ特許請求の範囲における
第３、第４のトランジスタに相当し、定電流源I1
が第１の定電流源に相当し、定電流源I2（または
I3）が第２の定電流源に相当する。さらに、バイ
アス電源V3が特許請求の範囲におけるバイアス
電源に相当し、トランジスタQ4及び抵抗R6（また
はトランジスタQ5及び抵抗R7）が第２の制御電
流源に相当し、トランジスタQ8（またはQ9）が第
５のトランジスタに相当する。そして、これらに
より第２の差動増幅器が構成されている。この場
合制御電圧VCの増加により増幅器のゲインは増
加し、一方リミツタはそのゲインが減少するよう
制御される。また、抵抗R5，R6，R7の抵抗値は
全て等しくされている。さらに定電流源I1，I2，
I3の電流値I1，I2，I3には Ｉ＝I1＝2I2＝2I3 (5) なる関係がある。
次に第４図の回路の解析を行なつてみる。
上述したように抵抗R5乃至R7の抵抗値は等し
く、この値をREとし、トランジスタQ3乃至Q5の
特性が等しいものとすると、それらのコレクタ電
流ICは全て等しく、 IC＝VC−VBE／RE (6) となる。ここでVBEはトランジスタQ3乃至Q5のベ
ース・エミツタ間降下電圧である。
く、この値をREとし、トランジスタQ3乃至Q5の
特性が等しいものとすると、それらのコレクタ電
流ICは全て等しく、 IC＝VC−VBE／RE (6) となる。ここでVBEはトランジスタQ3乃至Q5のベ
ース・エミツタ間降下電圧である。
増幅器のゲイGAは
GA＝ｑ／4kT・ICRL (7)
と求まる。ただし、ｑは電子の電荷、ｋはボルツ
マン定数、Ｔは絶対温度、RLは抵抗R3及びR4の
抵抗値である。
マン定数、Ｔは絶対温度、RLは抵抗R3及びR4の
抵抗値である。
またリミツタのゲインGLは
GL＝ｑ／2kT・Ｉ・kT／ｑ・１／IC＝Ｉ／2IC(8
) となる。従つて、増幅器とリミツタの総合ゲイン
GTは(7)式及び(8)式より GT＝GA・GU＝ｑ／8kT・RLＩ (9) となり、制御電圧VCとは無関係に一定となる。
) となる。従つて、増幅器とリミツタの総合ゲイン
GTは(7)式及び(8)式より GT＝GA・GU＝ｑ／8kT・RLＩ (9) となり、制御電圧VCとは無関係に一定となる。
次に増幅器の入力端１１における入力換算リミ
ツトレベルVLを求める。まずトランジスタQ6，
Q7よる成る差動リミツタの入力換算ノイズレベ
ルVL′は VL′＝8kT／ｑ (10) （この値はＴ＝350〓でおよそ240ｍVp−ｐとな
る）で与えられる。よつて、上記入力換算リミツ
タレベルVLは VL＝VL′／GA＝（kT／ｑ）2・32／ICRL (11) となる。(11)式に(6)式を代入すれば、 VL＝（kT／ｑ）2・RE／RL・32／VC−VBE (12) となり、制御電圧VCによつて入力換算リミツタ
レベルVLを制御できることになる。また出力端
(12)に得られるリミツタ出力信号レベルは数百ｍ
Vp−ｐと小さいため、第４図に点線で示すよう
な差動増幅器１３で希望のレベルまで増幅しても
良い。
ツトレベルVLを求める。まずトランジスタQ6，
Q7よる成る差動リミツタの入力換算ノイズレベ
ルVL′は VL′＝8kT／ｑ (10) （この値はＴ＝350〓でおよそ240ｍVp−ｐとな
る）で与えられる。よつて、上記入力換算リミツ
タレベルVLは VL＝VL′／GA＝（kT／ｑ）2・32／ICRL (11) となる。(11)式に(6)式を代入すれば、 VL＝（kT／ｑ）2・RE／RL・32／VC−VBE (12) となり、制御電圧VCによつて入力換算リミツタ
レベルVLを制御できることになる。また出力端
(12)に得られるリミツタ出力信号レベルは数百ｍ
Vp−ｐと小さいため、第４図に点線で示すよう
な差動増幅器１３で希望のレベルまで増幅しても
良い。
第５図は本発明になるリミツタ回路をVTR用
のノイズキヤンセル回路に適用した場合の一実施
例を示す図である。
のノイズキヤンセル回路に適用した場合の一実施
例を示す図である。
第５図において、２１は入力端子、２２は出力
端子、２３はHPF、２４は遅延器である。また
Q11乃至Q23はトランジスタ、R11乃至R21及び
REXTは抵抗、VB1，VB2，VCCは電源であり、I11
乃至I14は定電流源である。なお、定電流源I14の
電流値は定電流源I13の電流値の1/2に設定されて
いる。この場合、低電圧動作をさせるためPNP
トランジスタによる増幅器とNPNトランジスタ
によるリミツタとを用いている。またリミツタの
負荷トランジスタQ23のベースに直流バイアスと
共に再生映像信号を入力することによつてトラン
ジスタQ23のエミツタ端において加算器の動作が
兼用されている。
端子、２３はHPF、２４は遅延器である。また
Q11乃至Q23はトランジスタ、R11乃至R21及び
REXTは抵抗、VB1，VB2，VCCは電源であり、I11
乃至I14は定電流源である。なお、定電流源I14の
電流値は定電流源I13の電流値の1/2に設定されて
いる。この場合、低電圧動作をさせるためPNP
トランジスタによる増幅器とNPNトランジスタ
によるリミツタとを用いている。またリミツタの
負荷トランジスタQ23のベースに直流バイアスと
共に再生映像信号を入力することによつてトラン
ジスタQ23のエミツタ端において加算器の動作が
兼用されている。
第５図の回路においては集積回路２５の外付抵
抗REXTの値を変化させることによつてノイズ
入力端２６における入力換算リミツタレベルが任
意に設定でき、かつノイズ入力端２６から再生映
像信号出力端２２までのゲインは常に一定であ
る。従つて、この第５図に示すノイズキヤンセル
回路が用いられているVTRのノイズレベルと、
ノイズ入力端２６における入力換算リミツタレベ
ルが等しくなるように外付抵抗REXTを設定す
ることができ、どのようなVTRにおいても最も
効果的にノイズキヤンセル動作を行なわせるこが
可能である。
抗REXTの値を変化させることによつてノイズ
入力端２６における入力換算リミツタレベルが任
意に設定でき、かつノイズ入力端２６から再生映
像信号出力端２２までのゲインは常に一定であ
る。従つて、この第５図に示すノイズキヤンセル
回路が用いられているVTRのノイズレベルと、
ノイズ入力端２６における入力換算リミツタレベ
ルが等しくなるように外付抵抗REXTを設定す
ることができ、どのようなVTRにおいても最も
効果的にノイズキヤンセル動作を行なわせるこが
可能である。
以上述べたように本発明によれば、前段の増幅
器のゲインが制御電圧によつて増加（減少）した
とき後段のリミツタのゲインが同一の制御電圧に
よつて減少（増加）するようにしたことで、制御
電圧によつて入力換算リミツタレベルが任意に設
定でき、かつ制御電圧に関係なくゲインが一定で
集積回路化に最適なリミツタ回路を提供できる。
またVTRのノイズキヤンセル回路に用いた場合
には、あらゆるノイズレベルを有するVTRに対
して最も効果的なノイズキヤンセル動作の設定が
簡単にできる。
器のゲインが制御電圧によつて増加（減少）した
とき後段のリミツタのゲインが同一の制御電圧に
よつて減少（増加）するようにしたことで、制御
電圧によつて入力換算リミツタレベルが任意に設
定でき、かつ制御電圧に関係なくゲインが一定で
集積回路化に最適なリミツタ回路を提供できる。
またVTRのノイズキヤンセル回路に用いた場合
には、あらゆるノイズレベルを有するVTRに対
して最も効果的なノイズキヤンセル動作の設定が
簡単にできる。
第１図は従来のノイズキヤンセル回路の一例を
示すブロツク図、第２図は第１図の回路の各部波
形を示す図、第３図は従来のノイズキヤンセル回
路を集積回路化した場合の一例を示す回路図、第
４図は本発明になるリミツタ回路の一実施例を示
す回路図であり、第５図は本発明になるリミツタ
回路を適用したVTRのノイズキヤンセル回路の
一実施例を示す図である。 １１……入力端子、１２……出力端子、Q1乃
至Q9……トランジスタ、R1乃至R7……抵抗、I1
乃至I3……定電流源、V1乃至V3……バイアス電
源、VC……制御電圧源。
示すブロツク図、第２図は第１図の回路の各部波
形を示す図、第３図は従来のノイズキヤンセル回
路を集積回路化した場合の一例を示す回路図、第
４図は本発明になるリミツタ回路の一実施例を示
す回路図であり、第５図は本発明になるリミツタ
回路を適用したVTRのノイズキヤンセル回路の
一実施例を示す図である。 １１……入力端子、１２……出力端子、Q1乃
至Q9……トランジスタ、R1乃至R7……抵抗、I1
乃至I3……定電流源、V1乃至V3……バイアス電
源、VC……制御電圧源。
Claims (1)
- １ 制御入力によりゲインが増加（または減少）
する増幅器と、リミツタレベルは一定で前記制御
入力によりゲインが減少（または増加）するリミ
ツタとを縦続接続し、前記増幅器の入力端、前記
リミツタの出力端をそれぞれ入力端、出力端とし
たリミツタ回路であつて、前記増幅器として、コ
レクタ負荷抵抗を有し、かつエミツタが共通接続
された第１、第２のトランジスタと、このエミツ
タ接続点と接地間に接続された前記制御入力によ
り制御を受ける第１の制御電流源とからなる第１
の差動増幅器を用い、前記リミツタとして、エミ
ツタが共通接続された第３、第４のトランジスタ
と、エミツタ接続点と接地間に接続された第１の
定電流源と、第３、第４のトランジスタの少なく
とも一方のコレクタに接続された、第１の定電流
源の半分の電流値をもつ第２の定電流源と、ベー
スがバイアス電源に接続され、エミツタが前記第
１の制御電流源と同一の電流値を有する第２の制
御電流源に接続された第５のトランジスタとから
なる第２の差動増幅器を用いたことを特徴とする
リミツタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58063673A JPS59190706A (ja) | 1983-04-13 | 1983-04-13 | リミツタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58063673A JPS59190706A (ja) | 1983-04-13 | 1983-04-13 | リミツタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190706A JPS59190706A (ja) | 1984-10-29 |
| JPH0523082B2 true JPH0523082B2 (ja) | 1993-03-31 |
Family
ID=13236106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58063673A Granted JPS59190706A (ja) | 1983-04-13 | 1983-04-13 | リミツタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190706A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744417B2 (ja) * | 1982-11-27 | 1995-05-15 | 株式会社東芝 | ノイズキャンセル回路 |
-
1983
- 1983-04-13 JP JP58063673A patent/JPS59190706A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59190706A (ja) | 1984-10-29 |
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