JPH0744417B2 - ノイズキャンセル回路 - Google Patents
ノイズキャンセル回路Info
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- JPH0744417B2 JPH0744417B2 JP57206931A JP20693182A JPH0744417B2 JP H0744417 B2 JPH0744417 B2 JP H0744417B2 JP 57206931 A JP57206931 A JP 57206931A JP 20693182 A JP20693182 A JP 20693182A JP H0744417 B2 JPH0744417 B2 JP H0744417B2
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- JP
- Japan
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- limiter
- circuit
- gain
- noise
- input
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えば磁気記録再生装置のノイズキャンセル
回路に関する。
回路に関する。
一般に磁気記録再生装置（以下VTRという）において
は、磁気テープ上に映像信号を記録し、またこれを再生
する際に変調ノイズ、摺動ノイズ、再生増幅ノイズ等に
より再生信号のS/N比（信号対雑音比）が悪化する。よ
つて再生信号をノイズキヤンセル回路を通してそのS/N
比の改善を図つている。このノイズキヤンセル回路を第
１図に示す。以下、第１図の回路の各点における動作波
形を示す第２図と共にこの回路の動作を説明する。
は、磁気テープ上に映像信号を記録し、またこれを再生
する際に変調ノイズ、摺動ノイズ、再生増幅ノイズ等に
より再生信号のS/N比（信号対雑音比）が悪化する。よ
つて再生信号をノイズキヤンセル回路を通してそのS/N
比の改善を図つている。このノイズキヤンセル回路を第
１図に示す。以下、第１図の回路の各点における動作波
形を示す第２図と共にこの回路の動作を説明する。
端子（１）より入力される再生映像信号は第２図（Ａ）
に示す如きノイズを含んだものとなつている。この信号
は遅延器（２）及びハイパスフイルタ（HPF）（３）に
入力される。HPF（３）の出力は第２図（Ｂ）に示すよ
うになり、ここで信号のノイズ成分が取り出される。し
かしながら信号の高域成分SHも同時に取り出される。こ
のノイズ成分と信号の高域成分からノイズ成分のみを取
り出すのが増幅器（４）及びリミツタ（５）である。こ
こで、増幅器（４）の入力端での入力換算リミツタレベ
ルをVLとすると、 ただし、VL′はリミツタ（５）の入力換算リミツタレベ
ルであり、GAは増幅器（４）の利得（ゲイン）である。
に示す如きノイズを含んだものとなつている。この信号
は遅延器（２）及びハイパスフイルタ（HPF）（３）に
入力される。HPF（３）の出力は第２図（Ｂ）に示すよ
うになり、ここで信号のノイズ成分が取り出される。し
かしながら信号の高域成分SHも同時に取り出される。こ
のノイズ成分と信号の高域成分からノイズ成分のみを取
り出すのが増幅器（４）及びリミツタ（５）である。こ
こで、増幅器（４）の入力端での入力換算リミツタレベ
ルをVLとすると、 ただし、VL′はリミツタ（５）の入力換算リミツタレベ
ルであり、GAは増幅器（４）の利得（ゲイン）である。
となる。この入力換算リミツタレベルVLを第２図（Ｂ）
に示す如く、ノイズレベルのｐ−ｐ（peak to peak）値
よりわずかに大きく選べばリミツタ（５）出力にはノイ
ズ成分とわずかの信号高域成分が得られることになる。
このリミツタ（５）の出力を減算器（６）にて遅延器
（２）を通つた再生映像信号から減算することにより、
ノイズが除去された再生映像信号出力が端子（７）より
得られる（第２図（Ｃ）参照）。ここで遅延器（２）は
減算器（６）への２つの入力の時間合せのために用いら
れている。すなわち、τDL，τHPF，τA，τLをそれぞ
れ遅延器（２）,HPF（３），増幅器（４），リミツタ
（５）における信号の遅延時間とすると、 τDL＝τHPF＋τA＋τL （２） がなり立つよう遅延器（２）の遅延時間が定められてい
る。
に示す如く、ノイズレベルのｐ−ｐ（peak to peak）値
よりわずかに大きく選べばリミツタ（５）出力にはノイ
ズ成分とわずかの信号高域成分が得られることになる。
このリミツタ（５）の出力を減算器（６）にて遅延器
（２）を通つた再生映像信号から減算することにより、
ノイズが除去された再生映像信号出力が端子（７）より
得られる（第２図（Ｃ）参照）。ここで遅延器（２）は
減算器（６）への２つの入力の時間合せのために用いら
れている。すなわち、τDL，τHPF，τA，τLをそれぞ
れ遅延器（２）,HPF（３），増幅器（４），リミツタ
（５）における信号の遅延時間とすると、 τDL＝τHPF＋τA＋τL （２） がなり立つよう遅延器（２）の遅延時間が定められてい
る。
ところで、第１図のノイズキヤンセル回路において、ノ
イズを最も効果的に除去し、かつ再生映像信号の歪を最
も少なくするためには下記の条件を満足するようにすれ
ば良い。すなわち、減算器（６）への入力比を1:1とす
れば、（２）式及び VL＝Np−ｐ （３） GHPF・GA・GL(=G)=GDL （４） 上記（３）式，（４）式を満足する必要がある。ただ
し、ここでNp−ｐは再生映像信号中のノイズのｐ−ｐ値
であり、GHPF,GL,GDLはそれぞれHPF（３）の通過帯域で
のゲイン、リミツタ（５）のゲイン，遅延器（２）の伝
送ゲインである。上述の条件を満足しない場合、例えば
VL＞Np−ｐの場合はノイズは完全に除去されるが、信号
の高域成分の除去量も大きくなり、再生波形がなまつて
しまう。また、VL＜Np−ｐではノイズが完全に除去され
ない。また、Ｇ≠GDLのときも同様にノイズは完全には
除去されないことになる。
イズを最も効果的に除去し、かつ再生映像信号の歪を最
も少なくするためには下記の条件を満足するようにすれ
ば良い。すなわち、減算器（６）への入力比を1:1とす
れば、（２）式及び VL＝Np−ｐ （３） GHPF・GA・GL(=G)=GDL （４） 上記（３）式，（４）式を満足する必要がある。ただ
し、ここでNp−ｐは再生映像信号中のノイズのｐ−ｐ値
であり、GHPF,GL,GDLはそれぞれHPF（３）の通過帯域で
のゲイン、リミツタ（５）のゲイン，遅延器（２）の伝
送ゲインである。上述の条件を満足しない場合、例えば
VL＞Np−ｐの場合はノイズは完全に除去されるが、信号
の高域成分の除去量も大きくなり、再生波形がなまつて
しまう。また、VL＜Np−ｐではノイズが完全に除去され
ない。また、Ｇ≠GDLのときも同様にノイズは完全には
除去されないことになる。
上述したように、ノイズキヤンセル回路を効果的に動作
させるためには（３）式，（４）式を両方とも満足する
ことが必要である。
させるためには（３）式，（４）式を両方とも満足する
ことが必要である。
ところで、上述したノイズキヤンセル回路を半導体集積
回路化しようとした場合、集積回路内の素子のばらつき
によつて、上記のゲインGA，GLなどがばらつく。従つ
て、正確に上記（３）式，（４）式を満足することは極
めて難しい。そこで、このばらつきを補償することが必
要である。集積回路においては通常差動増幅器によりリ
ミツタ動作を行なわせるため、（１）式のリミツタ
（５）の入力換算リミツタレベルVL′は一定の値とな
り、（３）式，（４）式を満足させるにはゲインGA,GL
を両方とも制御する必要がある。（（３）式，（４）式
は（１）式により関係づけられており、VL及びＧを独立
して変化させることはできない。）しかし、この場合２
つの端子が必要である。
回路化しようとした場合、集積回路内の素子のばらつき
によつて、上記のゲインGA，GLなどがばらつく。従つ
て、正確に上記（３）式，（４）式を満足することは極
めて難しい。そこで、このばらつきを補償することが必
要である。集積回路においては通常差動増幅器によりリ
ミツタ動作を行なわせるため、（１）式のリミツタ
（５）の入力換算リミツタレベルVL′は一定の値とな
り、（３）式，（４）式を満足させるにはゲインGA,GL
を両方とも制御する必要がある。（（３）式，（４）式
は（１）式により関係づけられており、VL及びＧを独立
して変化させることはできない。）しかし、この場合２
つの端子が必要である。
一方、１つの端子を用いてゲインGAまたはGLのいずれか
一方を外部から制御し、完全ではないが最もノイズキヤ
ンセル効果が得られるよう制御することも考えられてい
るが、次のような欠点がある。すなわち、テープやビデ
オヘッド等の改良または他のS/N改善装置との併用等に
よりノイズレベルが小さくなつたときは、増幅器（４）
の入力端での入力換算リイツタレベルVLを小さくして画
質をさらに改善することができる。しかしながら、
（３）式のVLのみを独立に変化させることはできない。
つまり、１つの制御端子で（３）式，（４）式を同時に
満足することはできず、上記のシステム変更に対応する
ためには結局２つの制御ピンが必要となつていた。
一方を外部から制御し、完全ではないが最もノイズキヤ
ンセル効果が得られるよう制御することも考えられてい
るが、次のような欠点がある。すなわち、テープやビデ
オヘッド等の改良または他のS/N改善装置との併用等に
よりノイズレベルが小さくなつたときは、増幅器（４）
の入力端での入力換算リイツタレベルVLを小さくして画
質をさらに改善することができる。しかしながら、
（３）式のVLのみを独立に変化させることはできない。
つまり、１つの制御端子で（３）式，（４）式を同時に
満足することはできず、上記のシステム変更に対応する
ためには結局２つの制御ピンが必要となつていた。
本発明は上述した点にかんがみなされたもので、１つの
端子からの制御入力により、利得を変化させずに入力換
算リミツタレベルだけを任意に設定できるリミツタ回路
を用いたノイズキヤンセル回路を提供することを目的と
する。
端子からの制御入力により、利得を変化させずに入力換
算リミツタレベルだけを任意に設定できるリミツタ回路
を用いたノイズキヤンセル回路を提供することを目的と
する。
本発明になるノイズキャンセル回路においては、この回
路中のリミッタ回路を制御電圧（または電流）の増加
（または減少）とともに利得が減少（または増加）する
利得制御増幅器と、前記制御電圧（または電流）の増加
（または減少）とともに利得が増加（または減少）しか
つ入力換算リミツタレベルが一定である利得制御リミツ
タとを接続し、回路全体として利得を変化させることな
くこの回路の入力換算リミツタレベル（すなわち、前記
増幅器の入力端での入力換算リミツタレベル）だけを任
意に設定できるようにしたものである。
路中のリミッタ回路を制御電圧（または電流）の増加
（または減少）とともに利得が減少（または増加）する
利得制御増幅器と、前記制御電圧（または電流）の増加
（または減少）とともに利得が増加（または減少）しか
つ入力換算リミツタレベルが一定である利得制御リミツ
タとを接続し、回路全体として利得を変化させることな
くこの回路の入力換算リミツタレベル（すなわち、前記
増幅器の入力端での入力換算リミツタレベル）だけを任
意に設定できるようにしたものである。
以下、本発明の一実施例を第３図にもとづき説明する。
第３図は本発明になるリミツタ回路の一実施例を示すブ
ロツク図であり、（10）はリミツタ入力端子である。
（11）は利得制御増幅器であり、（12）はこの増幅器に
接続された利得制御リミツタである。両者とも制御電圧
源（13）により制御される。（14）は制御ピンであり、
（15）は出力端子である。
ロツク図であり、（10）はリミツタ入力端子である。
（11）は利得制御増幅器であり、（12）はこの増幅器に
接続された利得制御リミツタである。両者とも制御電圧
源（13）により制御される。（14）は制御ピンであり、
（15）は出力端子である。
利得制御増幅器（11）は制御電圧（VC）の増加（または
減少）とともに利得が減少（または増加）する特性を有
し、利得制御リミツタ（12）は制御電圧（VC）の増加
（または減少）とともに利得が増加（または減少）し、
かつ入力換算リミツタレベルが一定である特性を有して
いる。この利得制御増幅器（11）のゲインをGA(VC)と
し、利得制御リミツタ（12）のゲインをGL(VC)，入力換
算リミツタレベルをVL′として、総合ゲインをGT，増幅
器（11）の入力端における入力換算リミツタレベルをVL
とすれば、 GT=GA(VC)・GL(VC) （５） VL=VL′／GA(VC) （６） となる。ここで（５）式のGTがある範囲のVCの値に対し
て常に一定であれば、第３図のリミツタ回路は制御電圧
VCの値によつて入力換算リミツタレベルVLを任意に設定
することができる。また、そのゲインは前記範囲のVCの
値において一定である。この特性の一例を第４図に示し
た。なお、ここでは利得利得制御増幅器として、制御電
圧の増加とともに利得が増加する特性の利得制御増幅器
と、制御電圧の増加とともに利得が減少する特性の利得
制御リミッタとを用いた一例を示した。第４図におい
て、横軸は制御電圧VCであり、縦軸はGT及びGA、GL、VL、V
L′の値を示す。また、ａは（５）式のGTのグラフであ
り、ｂ及びｃは同じく（５）式のGA及びGLのグラフであ
る。さらに、ｄは（６）式のVLのグラフであり、ｅは同
じく（６）式のVL′のグラフである。なお、第３図にお
いて制御電圧源（13）は制御電流源に置き換えても良
い。
減少）とともに利得が減少（または増加）する特性を有
し、利得制御リミツタ（12）は制御電圧（VC）の増加
（または減少）とともに利得が増加（または減少）し、
かつ入力換算リミツタレベルが一定である特性を有して
いる。この利得制御増幅器（11）のゲインをGA(VC)と
し、利得制御リミツタ（12）のゲインをGL(VC)，入力換
算リミツタレベルをVL′として、総合ゲインをGT，増幅
器（11）の入力端における入力換算リミツタレベルをVL
とすれば、 GT=GA(VC)・GL(VC) （５） VL=VL′／GA(VC) （６） となる。ここで（５）式のGTがある範囲のVCの値に対し
て常に一定であれば、第３図のリミツタ回路は制御電圧
VCの値によつて入力換算リミツタレベルVLを任意に設定
することができる。また、そのゲインは前記範囲のVCの
値において一定である。この特性の一例を第４図に示し
た。なお、ここでは利得利得制御増幅器として、制御電
圧の増加とともに利得が増加する特性の利得制御増幅器
と、制御電圧の増加とともに利得が減少する特性の利得
制御リミッタとを用いた一例を示した。第４図におい
て、横軸は制御電圧VCであり、縦軸はGT及びGA、GL、VL、V
L′の値を示す。また、ａは（５）式のGTのグラフであ
り、ｂ及びｃは同じく（５）式のGA及びGLのグラフであ
る。さらに、ｄは（６）式のVLのグラフであり、ｅは同
じく（６）式のVL′のグラフである。なお、第３図にお
いて制御電圧源（13）は制御電流源に置き換えても良
い。
以上の第３図の構成によれば、１つの端子（この場合、
制御ピン（14））からの制御入力（VC）により、この回
路のゲイン（GT）を変化させずに、入力換算リミツタレ
ベル（VL）だけを任意に設定できる。よつて、ノイズキ
ヤンセル回路に用いて好適である。
制御ピン（14））からの制御入力（VC）により、この回
路のゲイン（GT）を変化させずに、入力換算リミツタレ
ベル（VL）だけを任意に設定できる。よつて、ノイズキ
ヤンセル回路に用いて好適である。
第５図は本発明になるリミツタ回路をノイズキヤンセル
回路に適用した一実施例を示す回路図である。
回路に適用した一実施例を示す回路図である。
まず、この回路の構成を説明する。（20）は集積回路で
あり、（21）乃至（25）はこの集積回路（20）のピンで
ある。（26）は入力信号源であり、（27）はこれに接続
された遅延器であり、同じく（28）はピン（25）を介し
て信号源（26）に接続されたHPFである。また（29）は
ノイズキヤンセル回路の出力端子である。さらに（3
0），（31），（32）は電流源であり、その電流値はそ
れぞれI1,I2,I3となつている。この回路においては、ト
ランジスタQ1乃至Q5、抵抗R1乃至R5及び外部抵抗RCは抵
抗RCの値によつて電流値が決められるカレントミラー回
路を構成しており、トランジスタQ6,Q7，抵抗R8はこの
カレントミラー回路の電流値によつてゲインが決められ
るアツテネータを構成している。また、トランジスタ
Q9,Q10，抵抗R10,R11及び電流源（30）は差動増幅器
を、トランジスタQ11,Q12，電流源（31），（32）はエ
ミツタフオロワ回路を構成している。さらに、トランジ
スタQ13,Q14，抵抗R12,R13及びトランジスタQ15で前記
カレントミラー回路の電流値によりゲインが決められる
リミツタが構成されている。また抵抗R12,R13，トラン
ジスタQ15は減算器の動作を兼ねている。
あり、（21）乃至（25）はこの集積回路（20）のピンで
ある。（26）は入力信号源であり、（27）はこれに接続
された遅延器であり、同じく（28）はピン（25）を介し
て信号源（26）に接続されたHPFである。また（29）は
ノイズキヤンセル回路の出力端子である。さらに（3
0），（31），（32）は電流源であり、その電流値はそ
れぞれI1,I2,I3となつている。この回路においては、ト
ランジスタQ1乃至Q5、抵抗R1乃至R5及び外部抵抗RCは抵
抗RCの値によつて電流値が決められるカレントミラー回
路を構成しており、トランジスタQ6,Q7，抵抗R8はこの
カレントミラー回路の電流値によつてゲインが決められ
るアツテネータを構成している。また、トランジスタ
Q9,Q10，抵抗R10,R11及び電流源（30）は差動増幅器
を、トランジスタQ11,Q12，電流源（31），（32）はエ
ミツタフオロワ回路を構成している。さらに、トランジ
スタQ13,Q14，抵抗R12,R13及びトランジスタQ15で前記
カレントミラー回路の電流値によりゲインが決められる
リミツタが構成されている。また抵抗R12,R13，トラン
ジスタQ15は減算器の動作を兼ねている。
次にこの回路のノイズキヤンセル回路としての動作につ
き説明する。入力信号源（26）からの信号VI（再生輝度
信号）は遅延器（27）を通り、トランジスタQ15，抵抗R
13を通つて出力端子（29）に出力される。一方、入力信
号源（26）の信号VIはまた、ピン（25）,HPF（28）、ピ
ン（24）、リミツタ回路を通つて出力端子（29）に逆相
で出力される。このとき遅延器（27）側の信号とHPF（2
8）側の信号とは抵抗R13によつて加算されることにな
る。すなわち、端子（29）への出力V0は V0＝｛|GDL|LθDL＋|GHPF｜・ＧＴ|L（θHPF＋θT）｝
ＶI （７） ただし、|GDL|,GHPF|,GＴ｜はそれぞれ遅延器（27）,HP
F（28），リミツタ回路部の伝送ゲインの絶対値であ
り、θDL，θHPF，θTはそれぞれ遅延器（27）,HPF（2
8），リミツタ回路部の移相量 となる。従つて、 |GDL｜＝|GHPF｜・|GＴ｜ （８） θDL=-(θHPF+θT （９） の条件が満足されれば、出力端子（29）への出力V0には
入力信号源（26）の信号VIからノイズ成分（HPF（28）
を通過する周波数で、かつピン（24）の入力換算リミツ
タレベルVLより低レベルの成分）がキヤンセルされた信
号を取り出すことができる。
き説明する。入力信号源（26）からの信号VI（再生輝度
信号）は遅延器（27）を通り、トランジスタQ15，抵抗R
13を通つて出力端子（29）に出力される。一方、入力信
号源（26）の信号VIはまた、ピン（25）,HPF（28）、ピ
ン（24）、リミツタ回路を通つて出力端子（29）に逆相
で出力される。このとき遅延器（27）側の信号とHPF（2
8）側の信号とは抵抗R13によつて加算されることにな
る。すなわち、端子（29）への出力V0は V0＝｛|GDL|LθDL＋|GHPF｜・ＧＴ|L（θHPF＋θT）｝
ＶI （７） ただし、|GDL|,GHPF|,GＴ｜はそれぞれ遅延器（27）,HP
F（28），リミツタ回路部の伝送ゲインの絶対値であ
り、θDL，θHPF，θTはそれぞれ遅延器（27）,HPF（2
8），リミツタ回路部の移相量 となる。従つて、 |GDL｜＝|GHPF｜・|GＴ｜ （８） θDL=-(θHPF+θT （９） の条件が満足されれば、出力端子（29）への出力V0には
入力信号源（26）の信号VIからノイズ成分（HPF（28）
を通過する周波数で、かつピン（24）の入力換算リミツ
タレベルVLより低レベルの成分）がキヤンセルされた信
号を取り出すことができる。
そこで、ここでピン（24）から出力端子（29）までのゲ
インをトランジスタQ13,Q14のリミツタ入力より前のゲ
インGAと後のゲインGLとに分けて計算してみる。ただ
し、以下の計算ではトランジスタのエミツタ接地電流増
幅率βを無限大として計算する。GA,GLはそれぞれ以下
のように求まる。すなわち、GAについては、トランジス
タQ6のエミッタ内部抵抗、抵抗R8の直列抵抗、及びトラ
ンジスタQ7のエミッタ内部抵抗から構成される減衰器、
並びにトランジスタQ9及びQ10とそれらの負荷抵抗R10、R
11から構成される差動増幅器を考えて（10）式のように
求まり、また、GLについては、トランジスタQ13及びQ14
とそれらの負荷抵抗R12、R13から構成される差動増幅器
を考えて（11）式のように求まる。
インをトランジスタQ13,Q14のリミツタ入力より前のゲ
インGAと後のゲインGLとに分けて計算してみる。ただ
し、以下の計算ではトランジスタのエミツタ接地電流増
幅率βを無限大として計算する。GA,GLはそれぞれ以下
のように求まる。すなわち、GAについては、トランジス
タQ6のエミッタ内部抵抗、抵抗R8の直列抵抗、及びトラ
ンジスタQ7のエミッタ内部抵抗から構成される減衰器、
並びにトランジスタQ9及びQ10とそれらの負荷抵抗R10、R
11から構成される差動増幅器を考えて（10）式のように
求まり、また、GLについては、トランジスタQ13及びQ14
とそれらの負荷抵抗R12、R13から構成される差動増幅器
を考えて（11）式のように求まる。
ただし、ここで及び今後ren（ｎ＝1,2,…）はトランジ
スタQnのエミツタ内部抵抗を示し、また（10）式で２が
かけられているのはトランジスタQ9,Q10の出力がトラン
ジスタQ13,Q14の入力へ差動信号で伝送されるためであ
う。
スタQnのエミツタ内部抵抗を示し、また（10）式で２が
かけられているのはトランジスタQ9,Q10の出力がトラン
ジスタQ13,Q14の入力へ差動信号で伝送されるためであ
う。
ここで、 R1=R2=R3=R4=2R5 （12）とすれば、 ただし、ICn（ｎ＝1,…,5）はトランジスタQnのコレク
タ電流 となる。従つて、 re6=re7=re8=re13=re14(=re) （14） となり、これらを全てreとおく。また、re9=re10である
から、 re9+re10=2re′ （15） となる。（14）式，（15）式を（10）式，（11）式に代
入すると、 ただし、re=VT/IC,IC=IC1=IC2=IC3=IC4= re′＝2VT/I1 VT=kT/q（k:ボルツマン定数,T:絶対温度,q:電子の電
荷） となる。なお（16）式においてR8≫2reとした。実際の
回路においてはあるICの範囲でR8≫2reとすることは容
易である。ここでピン（24）における入力換算リミツタ
レベルVLと、ピン（24）から出力端子（29）までのゲイ
ンGTを（16）式，（17）式より求めると、 ただし、VL′はトランジスタQ13,Q14のベース入力端に
おける入力換算リミツタレベルのｐ−ｐ値で8VTであ
り、VBEIはトランジスタQ1のベース・エミツタ間電圧降
下。
タ電流 となる。従つて、 re6=re7=re8=re13=re14(=re) （14） となり、これらを全てreとおく。また、re9=re10である
から、 re9+re10=2re′ （15） となる。（14）式，（15）式を（10）式，（11）式に代
入すると、 ただし、re=VT/IC,IC=IC1=IC2=IC3=IC4= re′＝2VT/I1 VT=kT/q（k:ボルツマン定数,T:絶対温度,q:電子の電
荷） となる。なお（16）式においてR8≫2reとした。実際の
回路においてはあるICの範囲でR8≫2reとすることは容
易である。ここでピン（24）における入力換算リミツタ
レベルVLと、ピン（24）から出力端子（29）までのゲイ
ンGTを（16）式，（17）式より求めると、 ただし、VL′はトランジスタQ13,Q14のベース入力端に
おける入力換算リミツタレベルのｐ−ｐ値で8VTであ
り、VBEIはトランジスタQ1のベース・エミツタ間電圧降
下。
となる。すなわち、（18）式からわかるようにピン（2
4）における入力換算リミツタレベルVLは外部抵抗RCの
値を変えることで任意に設定でき、かつそのとき（19）
式からわかるように、ピン（24）から出力端子（29）ま
でのゲインGTは抵抗RCの値には何ら関係しておらず一定
である。
4）における入力換算リミツタレベルVLは外部抵抗RCの
値を変えることで任意に設定でき、かつそのとき（19）
式からわかるように、ピン（24）から出力端子（29）ま
でのゲインGTは抵抗RCの値には何ら関係しておらず一定
である。
以上説明したように、第５図に示すノイズキヤンセル回
路はたつた１つのピン（22）に付けられている抵抗RCの
値を変えることにより、（８）式，（９）式の関係は全
く変えることなく、ピン（24）での入力換算リミツタレ
ベルVLを変えることができる。従つて、入力信号VIに含
まれるノイズレベルに応じた抵抗RCの値を選べば、ノイ
ズレベルの異なつたシステムにおいても良好なノイズキ
ヤンセル効果を得ることができる。
路はたつた１つのピン（22）に付けられている抵抗RCの
値を変えることにより、（８）式，（９）式の関係は全
く変えることなく、ピン（24）での入力換算リミツタレ
ベルVLを変えることができる。従つて、入力信号VIに含
まれるノイズレベルに応じた抵抗RCの値を選べば、ノイ
ズレベルの異なつたシステムにおいても良好なノイズキ
ヤンセル効果を得ることができる。
以上述べたように本発明によれば、制御電圧（または電
流）の増加（または減少）とともに利得が減少（または
増加）する利得制御増幅器と、同じく制御電圧（または
電流）の増加（または減少）ととおに利得が増加（また
は減少）し、かつこのとき入力換算リミツタレベルが一
定である利得制御リミツタとを縦続接続することによつ
て、制御電圧（または電流）を変えることにより全体の
利得を一定に保つたまゝ入力換算リミツタレベルのみを
自由に設定できるリミッタ回路を用いたノイズキャンセ
ル回路を提供することができる。
流）の増加（または減少）とともに利得が減少（または
増加）する利得制御増幅器と、同じく制御電圧（または
電流）の増加（または減少）ととおに利得が増加（また
は減少）し、かつこのとき入力換算リミツタレベルが一
定である利得制御リミツタとを縦続接続することによつ
て、制御電圧（または電流）を変えることにより全体の
利得を一定に保つたまゝ入力換算リミツタレベルのみを
自由に設定できるリミッタ回路を用いたノイズキャンセ
ル回路を提供することができる。
第１図は従来のノイズキヤンセル回路を示すブロツク
図、第２図は第１図の回路の各部波形を示す図、第３図
は本発明におけるリミツタ回路の一実施例を示すブロツ
ク図、第４図は第３図の回路の特性例を示す図であり、
第５図は本発明のノイズキヤンセル回路の一実施例を示
す回路図である。 11……利得制御増幅器、12……利得制御リミツタ、13…
…制御電圧源。
図、第２図は第１図の回路の各部波形を示す図、第３図
は本発明におけるリミツタ回路の一実施例を示すブロツ
ク図、第４図は第３図の回路の特性例を示す図であり、
第５図は本発明のノイズキヤンセル回路の一実施例を示
す回路図である。 11……利得制御増幅器、12……利得制御リミツタ、13…
…制御電圧源。
Claims (1)
- 【請求項１】映像信号が入力され、これを遅延する遅延
回路と、同じく映像信号が入力される帯域制限フィルタ
と、この帯域制限フィルタの後段に接続されたリミッタ
回路と、前記遅延回路の出力からこのリミッタ回路の出
力を減算する減算器とを具備したノイズキャンセル回路
において、前記リミッタ回路を制御電圧（または電流）
の増加（または減少）とともに利得が減少（または増
加）する利得制御増幅器と、この利得制御増幅器に縦続
接続され、前記制御電圧（または電流）の増加（または
減少）とともに利得が増加（または減少）し、かつ入力
換算リミッタレベルが一定である利得制御リミッタとか
ら構成し、前記利得制御増幅器の入力端における入力換
算リミッタレベルを実質的に入力映像信号に含まれるノ
イズレベルに合わせて設定するようにしたことを特徴と
するノイズキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206931A JPH0744417B2 (ja) | 1982-11-27 | 1982-11-27 | ノイズキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206931A JPH0744417B2 (ja) | 1982-11-27 | 1982-11-27 | ノイズキャンセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997213A JPS5997213A (ja) | 1984-06-05 |
| JPH0744417B2 true JPH0744417B2 (ja) | 1995-05-15 |
Family
ID=16531418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206931A Expired - Lifetime JPH0744417B2 (ja) | 1982-11-27 | 1982-11-27 | ノイズキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744417B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59190706A (ja) * | 1983-04-13 | 1984-10-29 | Toshiba Corp | リミツタ回路 |
| US4816772A (en) * | 1988-03-09 | 1989-03-28 | Rockwell International Corporation | Wide range linear automatic gain control amplifier |
| JP2929293B2 (ja) * | 1989-03-24 | 1999-08-03 | 株式会社日立製作所 | クリップ回路 |
| US5283536A (en) * | 1990-11-30 | 1994-02-01 | Qualcomm Incorporated | High dynamic range closed loop automatic gain control circuit |
| US5872481A (en) * | 1995-12-27 | 1999-02-16 | Qualcomm Incorporated | Efficient parallel-stage power amplifier |
| US5974041A (en) * | 1995-12-27 | 1999-10-26 | Qualcomm Incorporated | Efficient parallel-stage power amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848055A (ja) * | 1971-10-20 | 1973-07-07 |
-
1982
- 1982-11-27 JP JP57206931A patent/JPH0744417B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5997213A (ja) | 1984-06-05 |
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