JPH06105702B2 - Method for manufacturing semiconductor substrate - Google Patents
Method for manufacturing semiconductor substrateInfo
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- JPH06105702B2 JPH06105702B2 JP62272114A JP27211487A JPH06105702B2 JP H06105702 B2 JPH06105702 B2 JP H06105702B2 JP 62272114 A JP62272114 A JP 62272114A JP 27211487 A JP27211487 A JP 27211487A JP H06105702 B2 JPH06105702 B2 JP H06105702B2
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は電力用半導体装置等で使用される半導体基板
の製造方法に係り、特に一方面側に低抵抗の拡散領域が
形成された半導体基板の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor substrate used in a power semiconductor device or the like, and more particularly to a low resistance diffusion region on one surface side. The present invention relates to a method for manufacturing a formed semiconductor substrate.
(従来の技術) 電力用半導体装置等で使用される半導体基板(以下、ウ
エハと称する)では一方面側に低抵抗の拡散領域が形成
されており、他方面側に拡散等を行なって素子を形成し
た後に一方面側の拡散領域上に金属層を形成することに
よって電極を取り出すようにしている。このような用途
で使用されるウエハ(以下、OSL(One Side Lapped)ウ
エハと称する)は、従来、出発ウエハがラップ仕上げさ
れた厚さ600μm前後のものから製造されている。このO
SLウエハは、結晶棒(インゴット)よりスライス、ラッ
プ等の工程を経て製造されるので、600μmの厚みのウ
エハを製造するためにはほぼその2倍の1200μmの厚み
の材料が必要となる。(Prior Art) In a semiconductor substrate (hereinafter referred to as a wafer) used in a power semiconductor device or the like, a low resistance diffusion region is formed on one surface side, and diffusion is performed on the other surface side to form an element. After the formation, the metal layer is formed on the diffusion region on the one surface side to take out the electrode. A wafer used for such an application (hereinafter referred to as an OSL (One Side Lapped) wafer) is conventionally manufactured from a starting wafer having a thickness of about 600 μm which is lapped. This O
Since the SL wafer is manufactured through a process such as slicing and lapping from a crystal rod (ingot), a material having a thickness of 1200 μm, which is almost twice that of the SL wafer, is required to manufacture a wafer having a thickness of 600 μm.
第6図(a)ないし(d)は従来方法による各工程を順
次示す断面図である。まず、厚みが600μmのウエハ30
を用意する(第6図(a))。このウエハ30はインゴッ
トの状態からスライスされ、さらにラップ仕上げされる
ことによって所望の厚さに形成されている。このときの
スライス代は350μm程度であり、ラップ代は200μm程
度である。従って、出発ウエハの材料ロスは550μmと
なる。次にウエハ30の両面に拡散領域31を形成し(第6
図(b))、続いて片側をグラインダーによって研磨
し、さらにラッピングによる研磨等を行なって一方の拡
散領域を除去した後(第6図(c))、除去面をミラー
ポリッシュを行なって鏡面ウエハとすることによって完
成する(第6図(d))。なお、グラインディング、ラ
ッピング及びミラーポリッシュによる全体の材料ロスは
300μm程度である。6 (a) to 6 (d) are cross-sectional views sequentially showing each step according to the conventional method. First, a wafer 30 with a thickness of 600 μm
Are prepared (FIG. 6 (a)). The wafer 30 is sliced from an ingot and then lapped to form a desired thickness. At this time, the slice allowance is about 350 μm and the lapping allowance is about 200 μm. Therefore, the material loss of the starting wafer is 550 μm. Next, diffusion regions 31 are formed on both sides of the wafer 30 (6th
(B)), then one side is ground by a grinder, and further lapping is carried out to remove one diffusion region (FIG. 6 (c)). Then, the removed surface is mirror-polished to make a mirror surface wafer. Is completed (Fig. 6 (d)). The total material loss due to grinding, lapping and mirror polishing is
It is about 300 μm.
従来方法の場合、出発ウエハの厚さが600μmであるの
に対し、製造後のOSLウエハでは300μmとなり、半分の
材料は捨去られることになる。このことは従来方法では
避けられない。OSLウエハの中に占めるコスト配分は、
市販されているものでは利益率10%、間接費15%であ
り、この残り75%が直接費となる。さらに直接費の中に
占める生ウエハ代は全体の56.4%になる。従って、OSL
ウエハ中の生ウエハのコスト影響度は非常に大きく、OS
Lウエハのコストダウンの大きな壁になっている。In the case of the conventional method, the starting wafer has a thickness of 600 μm, whereas the OSL wafer after manufacturing has a thickness of 300 μm, and half of the material is discarded. This is inevitable with conventional methods. The cost allocation in the OSL wafer is
In the market, the profit rate is 10% and the indirect cost is 15%, and the remaining 75% is the direct cost. In addition, the raw wafer cost in direct costs will be 56.4% of the total. Therefore, OSL
The cost impact of raw wafers in wafers is very large, and the OS
This is a major barrier to cost reduction for L wafers.
しかし、600μmの出発ウエハを得るにはスライス、ラ
ップの二つの工程を経て行なわなければ完成せず、これ
らの工程で約550μmの材料ロスが生じる。これは直径
が125mmのもので約16g以上の材料ロスとなっている。However, in order to obtain a starting wafer of 600 μm, it is not completed unless it is performed through two steps of slicing and lapping, and a material loss of about 550 μm occurs in these steps. This has a diameter of 125 mm, resulting in a material loss of about 16 g or more.
(発明が解決しようとする問題点) このように従来では生ウエハから多くの部分を除去する
ことによって最終ウエハを仕上げているため、材料に無
駄が生じコストが高価となる欠点がある。(Problems to be Solved by the Invention) As described above, in the related art, since the final wafer is finished by removing many portions from the raw wafer, there is a drawback that the material is wasted and the cost is high.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は半導体基板を安価に製造することがで
きる半導体基板の製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a method of manufacturing a semiconductor substrate, which can manufacture the semiconductor substrate at low cost.
[発明の構成] (問題点を解決するための手段) この発明の半導体基板の製造方法は、半導体基板の両面
に不純物を拡散して拡散領域を形成し、上記拡散領域が
形成された複数枚の半導体基板を拡散領域相互が対向す
るように接着してインゴットを形成し、上記インゴット
の一方端面に、インゴットの平面とダイヤモンドブレー
ドの面との位置補正を行うための補正用基板を接着し、
上記ダイヤモンドブレードを用いて上記複数枚の各半導
体基板を厚み方向でそれぞれ2枚にスライスするに当た
り、上記補正用基板をスライスして一部を除去しこの補
正用基板の残った部分の平面と平行するようにセンサの
位置を調整し、上記補正用基板の残った部分を除去し、
上記補正用基板を除去した上記インゴットの端面が上記
位置を調整されたセンサと平行するように上記インゴッ
トの位置を調整した後に、各半導体基板をピッチ送りし
て順次スライスするようにしたことを特徴としている。[Structure of the Invention] (Means for Solving the Problems) A method of manufacturing a semiconductor substrate according to the present invention comprises: The semiconductor substrate of the diffusion regions are bonded to each other so as to face each other to form an ingot, and one end face of the ingot is bonded with a correction substrate for performing position correction between the flat surface of the ingot and the surface of the diamond blade,
In slicing each of the plurality of semiconductor substrates into two pieces in the thickness direction using the diamond blade, the correction substrate is sliced and a part thereof is removed to be parallel to the plane of the remaining portion of the correction substrate. Adjust the position of the sensor to remove the remaining part of the correction substrate,
After adjusting the position of the ingot so that the end surface of the ingot from which the correction substrate has been removed is parallel to the position-adjusted sensor, each semiconductor substrate is pitch-fed and sequentially sliced. I am trying.
(作用) この発明の方法では、両面に拡散領域を形成された基板
を厚み方向でスライスして分割し、2枚取りすることに
より、基板1枚当りの材料ロスが従来よりも削減され
る。(Operation) In the method of the present invention, the substrate having diffusion regions formed on both sides is sliced in the thickness direction and divided, and two substrates are taken, whereby the material loss per substrate is reduced as compared with the prior art.
(実施例) 以下、図面を参照してこの発明の実施例方法を説明す
る。第1図(a)ないし(e)はこの発明の方法による
各工程を順次示す断面図である。Embodiment An embodiment method of the present invention will be described below with reference to the drawings. FIGS. 1 (a) to 1 (e) are sectional views sequentially showing each step according to the method of the present invention.
まず、厚みが従来の倍である1200μmの出発ウエハ10を
用意する(第1図(a))。このウエハ10は従来と同様
にインゴットの状態からスライスされ、さらにラップ仕
上げされることによって所望の厚さに形成されている。
このウエハ10は、例えば直径が125mm±0.5mm、抵抗率が
40ないし50Ωcmであり、不純物としてN型のP(リン)
が導入されており、表面はJISの#1000ラップ仕上げで
あり、平行度は5μm以下である。また、スライス代は
従来と同様に350μm程度であり、かつラップ代は200μ
m程度である。従って、出発ウエハの材料ロスは従来の
場合と同様に550μmとなる。First, a starting wafer 10 having a thickness of 1200 μm, which is twice that of a conventional one, is prepared (FIG. 1 (a)). This wafer 10 is sliced from an ingot state as in the conventional case, and is further lapped to have a desired thickness.
This wafer 10 has, for example, a diameter of 125 mm ± 0.5 mm and a resistivity of
40 to 50 Ωcm, N-type P (phosphorus) as an impurity
Has been introduced, the surface is JIS # 1000 lap finish, and the parallelism is 5 μm or less. Also, the slice allowance is about 350 μm as before, and the lap allowance is 200 μm.
It is about m. Therefore, the material loss of the starting wafer is 550 μm as in the conventional case.
次に出発ウエハ10の両面に拡散領域11を形成する(第1
図(b))。この拡散は例えば50枚の出発ウエハを1ロ
ットとし、5ロット編成で行なわれる。まず、出発ウエ
ハをアルカリ洗浄液で前処理して表面の清浄度を向上さ
せた後、石英製のボート上に1ロット単位で設置する。
続いて、温度1200℃の酸素雰囲気の拡散炉内に挿入した
後、POcl3をN2ガスで蒸発させた蒸気を酸素ガスと混合
させて炉内に供給する。所定時間の状態を維持した後、
POcl3の蒸気の供給を停止してボートを炉外に取出す。
次に表面に形成されたリンガラスをHF溶液で除去するこ
とにより、出発ウエハ10の両面に高濃度に不純物を含む
領域を堆積する、いわゆるデポジションが終了する。デ
ポジション後に一部のウエハの表面不純物濃度を評価
し、1020/cm3以上であることを確認する。デポジショ
ン後のウエハは石英製のボート上に1ロット単位で密着
した状態でスタックする。この場合、5ロット単位で同
時にスタックすることにより能率を上げる。スタックし
たボートを、温度1250℃の酸素雰囲気中の炉内に挿入
し、所定時間スランピングを行なう。スランピング後
は、炉外にボートを出し、表面に形成されたリンガラス
を再びHF溶液で除去する。この後、一部のウエハの拡散
領域11の深さを測定し、150μm±5μm以内にあるこ
とを確認する共に、そのロット単位の代表値を記録して
おく。Next, diffusion regions 11 are formed on both surfaces of the starting wafer 10 (first
Figure (b)). This diffusion is performed in a 5-lot organization, for example, with 50 starting wafers as one lot. First, the starting wafer is pretreated with an alkaline cleaning solution to improve the surface cleanliness, and then placed on a quartz boat in units of one lot.
Then, after inserting into a diffusion furnace in an oxygen atmosphere at a temperature of 1200 ° C., vapor obtained by evaporating POcl 3 with N 2 gas is mixed with oxygen gas and supplied into the furnace. After maintaining the state for a predetermined time,
Stop the supply of POcl 3 vapor and take the boat out of the furnace.
Next, the phosphorus glass formed on the surface is removed with an HF solution, thereby completing the so-called deposition, in which regions containing impurities at a high concentration are deposited on both surfaces of the starting wafer 10. After deposition, the surface impurity concentration of some wafers is evaluated to confirm that it is 10 20 / cm 3 or more. After deposition, the wafers are stacked on a quartz boat in a state of being closely attached to each lot. In this case, the efficiency is increased by stacking 5 lots at the same time. The stacked boats are inserted into a furnace in an oxygen atmosphere at a temperature of 1250 ° C, and slumping is performed for a predetermined time. After slumping, the boat is taken out of the furnace and the phosphorus glass formed on the surface is removed again with the HF solution. After that, the depth of the diffusion region 11 of a part of the wafer is measured, and it is confirmed that it is within 150 μm ± 5 μm, and the representative value for each lot is recorded.
次に拡散工程が終了したウエハ10同士を第2図の側面図
に示すように接着してインゴット12を構成する。このと
き接着剤として融点が70℃のパラフィンを用いる。この
とき、予め各ウエハをヒータ上で昇温しておき、表面に
パラフィンを塗布し、その上に別のウエハを重ねていく
方法を繰返すことにより全てのウエハを接着してインゴ
ット12を構成する。このとき、各ウエハに設けられてい
るオリエンテーリング・フラット部を位置合せの基準し
て重ね合せる。また、インゴット12の両端面には補強用
のダミー用ウエハ13を接着する。このダミー用ウエハ13
も直径が125mm±0.5mmであり、厚さは例えば600μmで
あり、表面はJISの#1000ラップ仕上げされている。こ
れらのウエハが接着された後、100g/cm2以上の圧力を加
えて余分なパラフィンを除外しつつ冷却する。表面の余
分なパラフィンはトリクレンにて拭き取る。接着された
インゴットはその全長を測定し、接着剤としてのパラフ
ィンの厚みをウエハ1枚当りに換算し、記録しておく。Next, the wafers 10 that have undergone the diffusion process are bonded together as shown in the side view of FIG. 2 to form an ingot 12. At this time, paraffin having a melting point of 70 ° C. is used as an adhesive. At this time, the temperature of each wafer is raised in advance on the heater, paraffin is applied to the surface, and another wafer is stacked thereon to repeat all the wafers to form the ingot 12. . At this time, the orienteering flat portions provided on the respective wafers are superposed on each other with reference to alignment. In addition, dummy wafers 13 for reinforcement are bonded to both end surfaces of the ingot 12. This dummy wafer 13
Has a diameter of 125 mm ± 0.5 mm, a thickness of 600 μm, and the surface is JIS # 1000 lap finish. After these wafers are bonded, a pressure of 100 g / cm 2 or more is applied to cool them while removing excess paraffin. Wipe off excess paraffin on the surface with trichlene. The length of the bonded ingot is measured, and the thickness of paraffin as an adhesive is converted per wafer and recorded.
次に上記のようなインゴット12のスライスを行なって、
第1図(c)に示すようにウエハ10を2枚のウエハ18に
分割する。このスライスは次のように行なわれる。ま
ず、インゴットをスライス用カーボンベース上に接着樹
脂(例えばエポキシ樹脂)を用いて接着する。ベース上
に接着したインゴットはMayer & Burge社製のTS−27形
式のダイヤモンドブレード式スライシング装置に装着す
る。このとき使用するダイヤモンドブレードは、外形が
27インチのものであり、刃厚が340μm、地金厚が150μ
mのものである。また、このブレードで切断した場合の
切断代は400μmとなる。Next, slice the ingot 12 as above,
As shown in FIG. 1C, the wafer 10 is divided into two wafers 18. This slice is performed as follows. First, the ingot is bonded onto the slicing carbon base with an adhesive resin (eg, epoxy resin). The ingot adhered on the base is mounted on a TS-27 type diamond blade type slicing machine manufactured by Mayer & Burge. The outer shape of the diamond blade used at this time is
27-inch blade, blade thickness 340μm, base metal thickness 150μ
m. Further, the cutting allowance when cutting with this blade is 400 μm.
次に第3図(a)ないし(d)の側面図を用いてこのス
ライス工程を詳細に説明する。まず、スライス用カーボ
ンベース14上に接着されたインゴット12の前方に位置補
正用のダミー用ウエハ15を接着する。このダミー用ウエ
ハ15は厚さが例えば3000μmである。次にスライス用カ
ーボンベース14上に接着されたインゴット12の全面に設
置された位置補正用のダミー用ウエハ15に位置検出用の
センサ16を対向させる(第3図(a))。なお、17はス
ライシング装置のダイヤモンドブレードである。次に、
スライス用カーボンベース14上に接着されたインゴット
12の前方に位置するダミー用ウエハ15をダイヤモンドブ
レード16によってスライスする(第3図(b))。次に
スライスされたダミー用ウエハ15を取除き、残っている
ダミー用ウエハ15の平面と平行するようにセンサ16の位
置を調整する(第3図(c))。次に残っているダミー
用ウエハ15を取除いた後、インゴット12の端面の補強用
ダミー用ウエハ13の平面がセンサ16と平行するようにス
ライス用カーボンベース14の位置を調整する。これによ
り、ウエハの平面とダイヤモンドブレード16との位置合
せが完了する。この後、スライシング装置における自動
送り機構をオンにする前に、手動によって(切断代/2)
=400μm/2=200μmを予め送った後、自動送り機構を
オンにして送りピッチPでスライスを順次行なう。P=
T+ωであり、Tはウエハ10の1枚当りの平均厚さ、ω
はパラフィンのウエハ1枚当りの厚みである。ここでT
は1200μmであり、ωを2μmとすると、この場合の送
りピッチPは1202μmとなる。このとき、スライス速度
は50mm/分、ブレードの回転数は2000rpmであり、冷却水
は市水を用いた。このようなスライス工程が終了した状
態を第4図の側面図に示す。前記ウエハ10はそれぞれ2
枚のウエハ18に分割されている。Next, this slicing process will be described in detail with reference to the side views of FIGS. 3 (a) to 3 (d). First, a dummy wafer 15 for position correction is bonded in front of the ingot 12 bonded on the slicing carbon base 14. The dummy wafer 15 has a thickness of 3000 μm, for example. Next, the position detecting sensor 16 is made to face the dummy wafer 15 for position correction installed on the entire surface of the ingot 12 bonded on the slicing carbon base 14 (FIG. 3 (a)). Reference numeral 17 is a diamond blade of the slicing device. next,
Ingot bonded on carbon base 14 for slicing
The dummy wafer 15 located in front of 12 is sliced by the diamond blade 16 (FIG. 3 (b)). Next, the sliced dummy wafer 15 is removed, and the position of the sensor 16 is adjusted so as to be parallel to the plane of the remaining dummy wafer 15 (FIG. 3 (c)). After removing the remaining dummy wafer 15, the position of the slicing carbon base 14 is adjusted so that the plane of the reinforcing dummy wafer 13 on the end face of the ingot 12 is parallel to the sensor 16. This completes the alignment between the flat surface of the wafer and the diamond blade 16. After this, before turning on the automatic feeding mechanism in the slicing device, manually (cutting allowance / 2)
= 400 μm / 2 = 200 μm in advance, the automatic feed mechanism is turned on, and slices are sequentially performed at the feed pitch P. P =
T + ω, where T is the average thickness of each wafer 10, ω
Is the thickness of one paraffin wafer. Where T
Is 1200 μm, and when ω is 2 μm, the feed pitch P in this case is 1202 μm. At this time, the slicing speed was 50 mm / min, the blade rotation speed was 2000 rpm, and city water was used as the cooling water. A state in which such a slicing process is completed is shown in the side view of FIG. 2 for each wafer 10
It is divided into a plurality of wafers 18.
次にそれぞれ2枚に分割されたウエハ18をスライス用カ
ーボンベース上から外した後、薬液により接着樹脂並び
にパラフィンを除去してウエハを剥離し、表面を清浄化
する。この後、各ウエハ18のスライス面を自動グライン
ダーにて研磨する(第1図(d))。このときの研磨代
は最終工程で残される不純物が導入されていない、いわ
ゆるイントリンシック層の仕上り厚さに応じて決定され
るが、例えばこの研磨代は180μmにされる。このとき
の研磨装置としては例えば芝山機械製のSVG−502が使用
可能であり、砥石としては粗研削では#400のもの、仕
上げ研削では#1200のものをそれぞれ使用し、粗研削速
度は150μm/分、仕上げ研削速度は10μm/分でそれぞれ
行なった。Next, the wafer 18 divided into two pieces is removed from the slicing carbon base, the adhesive resin and paraffin are removed by a chemical solution, and the wafer is peeled off to clean the surface. Then, the sliced surface of each wafer 18 is polished by an automatic grinder (FIG. 1 (d)). The polishing allowance at this time is determined according to the finished thickness of the so-called intrinsic layer in which the impurities left in the final step are not introduced. For example, this polishing allowance is set to 180 μm. As the polishing apparatus at this time, for example, SVG-502 manufactured by Shibayama Machinery can be used, and as the grindstone, # 400 is used for rough grinding, # 1200 is used for finish grinding, and the rough grinding speed is 150 μm / Min, and the finishing grinding speed was 10 μm / min.
この後、各ウエハ18の研磨面をミラーポリシュして鏡面
化する。この工程はポリシュ用プレート上にワックスを
用いて各ウエハ18を接着した後に行なう。研磨剤はSiO2
を材料とするコロダイルシリカを用い、ミラーポリシュ
代は20μmである。ポリシュが終了したウエハはプレー
トから剥がし、薬品による洗浄を行なってワックス等を
除去することにより、一方面に拡散領域11を持つOSLウ
エハ19が完成する(第1図(e))。Then, the polished surface of each wafer 18 is mirror-polished to be a mirror surface. This step is performed after each wafer 18 is adhered to the polishing plate by using wax. Abrasive is SiO 2
The material for the mirror polish is 20 μm. The wafer after polishing is peeled from the plate and washed with a chemical to remove wax and the like, whereby the OSL wafer 19 having the diffusion region 11 on one surface is completed (FIG. 1 (e)).
第5図は各工程で発生する材料ロスを、従来方法による
場合と、この発明方法による場合とで比較して示す図で
ある。前記のように、従来方法で製造されるOSLウエハ
のコストに占める生ウエハの比率は高く、生ウエハのコ
ストダウンがOSLウエハのコストダウンに直結してい
る。生ウエハの製造工程では、出発ウエハに至るまでの
スライス時に350μm、ラップ時に200μmの合計550μ
mの材料ロスが発生するが、これはウエハの厚さに依存
しない。従って、このロスは従来方法及びこの発明方法
とも同じ値である。また、この発明の方法では拡散後に
1枚のウエハを2枚にスライスするために400μmのス
ライスロスが生じるが、従来方法ではこのロスは生じな
い。さらに従来方法では拡散後のグラインディング及び
ミラーポリシュ時のロスとして300μm必要とするが、
この発明の方法では拡散領域を研磨する必要がない分だ
けこのロスを削減でき、その値は200μmである。従来
方法では上記のようなロスの合計として850μmの材料
ロスが1枚のウエハ毎に発生する。ところが、この発明
の方法では第5図中に示されているロスは2枚のウエハ
毎に発生するため、1枚当りの材料ロスは従来方法の85
0μmに対して275μmだけ少ない575μmにすることが
できる。FIG. 5 is a view showing the material loss generated in each step in comparison between the case of the conventional method and the case of the method of the present invention. As described above, the ratio of the raw wafer to the cost of the OSL wafer manufactured by the conventional method is high, and the cost reduction of the raw wafer directly leads to the cost reduction of the OSL wafer. In the raw wafer manufacturing process, 350 μm when slicing to the starting wafer and 200 μm when lapping, totaling 550 μm
Material loss of m occurs, which is independent of wafer thickness. Therefore, this loss has the same value as in the conventional method and the method of the present invention. Further, according to the method of the present invention, since one wafer is sliced into two after diffusion, a slice loss of 400 μm occurs, but the conventional method does not cause this loss. Furthermore, the conventional method requires 300 μm as the loss after grinding and mirror polishing.
With the method of the present invention, this loss can be reduced by the amount that it is not necessary to polish the diffusion region, and the value is 200 μm. In the conventional method, a material loss of 850 μm occurs as a total of the above losses for each wafer. However, in the method of the present invention, the loss shown in FIG. 5 occurs for every two wafers, so the material loss per wafer is 85% of that of the conventional method.
It can be reduced to 575 μm by 275 μm with respect to 0 μm.
この結果、材料の無駄を削減することができ、OSLウエ
ハを安価に製造することができる。As a result, waste of material can be reduced, and the OSL wafer can be manufactured at low cost.
[発明の効果] 以上説明したようにこの発明によれば、半導体基板を安
価に製造することができる半導体基板の製造方法を提供
することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a method for manufacturing a semiconductor substrate, which can manufacture the semiconductor substrate at low cost.
第1図はこの発明の方法による各工程を順次示す断面
図、第2図は上記方法の途中の工程における側面図、第
3図は上記方法の途中の工程を詳細に示す断面図、第4
図は上記方法の最終の工程における側面図、第5図は各
工程で発生する材料ロスを示す図、第6図は従来方法に
よる各工程を順次示す断面図である。 10…出発ウエハ、11…拡散領域、12…インゴット、13…
補強用ダミー用ウエハ、14…スライス用カーボンベー
ス、15…位置補正用のダミー用ウエハ、16…位置検出用
のセンサ、17…ダイヤモンドブレード、18,19…ウエ
ハ。FIG. 1 is a sectional view sequentially showing each step by the method of the present invention, FIG. 2 is a side view of an intermediate step of the method, and FIG. 3 is a sectional view showing the intermediate step of the method in detail.
FIG. 5 is a side view in the final step of the above method, FIG. 5 is a view showing material loss generated in each step, and FIG. 6 is a sectional view sequentially showing each step in the conventional method. 10 ... Starting wafer, 11 ... Diffusion region, 12 ... Ingot, 13 ...
Reinforcing dummy wafer, 14 ... Slice carbon base, 15 ... Position correcting dummy wafer, 16 ... Position detecting sensor, 17 ... Diamond blade, 18, 19 ... Wafer.
Claims (1)
領域を形成し、 上記拡散領域が形成された複数枚の半導体基板を拡散領
域相互が対向するように接着してインゴットを形成し、 上記インゴットの一方端面に、インゴットの平面とダイ
ヤモンドブレードの面との位置補正を行うための補正用
基板を接着し、 上記ダイヤモンドブレードを用いて上記複数枚の各半導
体基板を厚み方向でそれぞれ2枚にスライスするに当た
り、上記補正用基板をスライスして一部を除去しこの補
正用基板の残った部分の平面と平行するようにセンサの
位置を調整し、 上記補正用基板の残った部分を除去し、 上記補正用基板を除去した上記インゴットの端面が上記
位置を調整されたセンサと平行するように上記インゴッ
トの位置を調整した後に、各半導体基板をピッチ送りし
て順次スライスするようにしたことを特徴とする半導体
基板の製造方法。1. A diffusing region is formed by diffusing impurities on both sides of a semiconductor substrate, and a plurality of semiconductor substrates having the diffusing region are bonded to each other so that the diffusing regions face each other to form an ingot. On one end face of the ingot, a correction substrate for correcting the position of the flat surface of the ingot and the surface of the diamond blade is adhered, and each of the plurality of semiconductor substrates in the thickness direction is formed by using the diamond blade. When slicing into, the correction substrate is sliced to remove a part, the position of the sensor is adjusted so as to be parallel to the plane of the remaining portion of the correction substrate, and the remaining portion of the correction substrate is removed. Then, after adjusting the position of the ingot so that the end surface of the ingot from which the correction substrate has been removed is parallel to the sensor whose position has been adjusted, The method of manufacturing a semiconductor substrate, characterized in that so as to sequentially sliced to feed pitch.
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| JP62272114A JPH06105702B2 (en) | 1987-10-28 | 1987-10-28 | Method for manufacturing semiconductor substrate |
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|---|---|---|---|
| JP62272114A JPH06105702B2 (en) | 1987-10-28 | 1987-10-28 | Method for manufacturing semiconductor substrate |
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-
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- 1987-10-28 JP JP62272114A patent/JPH06105702B2/en not_active Expired - Fee Related
Also Published As
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