JPH0636134B2 - Thin film transistor matrix and method of forming the same - Google Patents
Thin film transistor matrix and method of forming the sameInfo
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- JPH0636134B2 JPH0636134B2 JP61215278A JP21527886A JPH0636134B2 JP H0636134 B2 JPH0636134 B2 JP H0636134B2 JP 61215278 A JP61215278 A JP 61215278A JP 21527886 A JP21527886 A JP 21527886A JP H0636134 B2 JPH0636134 B2 JP H0636134B2
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Description
【発明の詳細な説明】 〔概要〕 第1の発明は、下層側のゲート電極を導出するゲートバ
スラインが、前記ゲート電極と略同一厚さを有する端部
と、該端部より厚い主部とからなる階段状をなすことに
ある。DETAILED DESCRIPTION OF THE INVENTION [Outline] In a first aspect of the invention, a gate bus line leading out a gate electrode on a lower layer side has an end portion having substantially the same thickness as the gate electrode and a main portion thicker than the end portion. It consists in forming a staircase.
また第2の発明はその形成方法であって、透明絶縁性基
板表面に複数個のゲート電極及び該ゲート電極を連結す
るゲートバスラインを選択的に形成し、その上に形成し
たポジ型フォトレジスト膜に、上記ゲートバスラインを
マスクとする自己整合法を用いて基板背面からオーバー
露光を施し、上記ゲートバスライン上にフォトレジスト
膜を残留せしめ、このフォトレジスト膜をマスクとして
異方性ドライエッチング法を施して、上記ゲート電極及
びゲートバスラインの露出せる部分の表面を所定量除去
し、しかる後上記フォトレジスト膜を除去することによ
り、ゲートバスラインを階段状の積層構造に形成する。
かくして得られたゲートバスラインは、端部が薄く他の
部分はゲート電極より厚い階段状の断面形状を有するも
のとすることができる。A second invention is a method of forming the same, wherein a plurality of gate electrodes and a gate bus line connecting the gate electrodes are selectively formed on the surface of the transparent insulating substrate, and a positive photoresist formed on the gate bus line is formed. The film is over-exposed from the backside of the substrate using a self-alignment method using the gate bus line as a mask, and the photoresist film is left on the gate bus line, and anisotropic dry etching is performed using the photoresist film as a mask. Then, a predetermined amount of the surface of the exposed portion of the gate electrode and the gate bus line is removed by a method, and then the photoresist film is removed to form the gate bus line in a stepwise laminated structure.
The gate bus line thus obtained can have a stepwise cross-sectional shape with thin end portions and thicker portions than the gate electrode at other portions.
本発明は、液晶等の駆動に用いる薄膜トランジスタマト
リックスとその形成方法に関する。The present invention relates to a thin film transistor matrix used for driving liquid crystal and the like and a method for forming the same.
液晶表示装置の薄膜トランジスタ(以下TFTと略記す
る)マトリックスは、2種類の交叉するバスラインを介
して各TFTを駆動することにより表示を得るが、この
2種類のバスラインと各々のTFT間に短絡が生じる
と、単にこの短絡を生じた部位の画素のみでなく、その
画素を含むライン全体の表示欠陥が発生する。従ってバ
スラインとTFT間の短絡欠陥はTFTマトリックスパ
ネルでは重大な障害となる。A thin film transistor (hereinafter abbreviated as TFT) matrix of a liquid crystal display device obtains a display by driving each TFT through two kinds of intersecting bus lines, and a short circuit is made between these two kinds of bus lines and each TFT. Occurs, not only the pixel of the portion where the short circuit occurs but also the display defect of the entire line including the pixel occurs. Therefore, the short circuit defect between the bus line and the TFT becomes a serious obstacle in the TFT matrix panel.
従来のゲート及びゲートバスラインの構造を、第3図
(a)及び(b)の平面図及びB−B矢視部断面図に示す。Fig. 3 shows the structure of a conventional gate and gate bus line.
It is shown in a plan view of (a) and (b) and a sectional view taken along the line BB.
同図において、1はガラス基板、2はゲートバスライ
ン、3はゲート電極である。In the figure, 1 is a glass substrate, 2 is a gate bus line, and 3 is a gate electrode.
従来は、ガラス基板1表面に電極材料のTiのような金
属を略80nmの厚さに成膜し、フォトリソパターニング
法,エッチング法により、ゲートバスライン2,ゲート
電極3を形成していた。Conventionally, a metal such as Ti as an electrode material is deposited on the surface of the glass substrate 1 to a thickness of about 80 nm, and the gate bus line 2 and the gate electrode 3 are formed by the photolithographic patterning method and the etching method.
このあと、プラズマ化学気相成長(P−CVD)法によ
り、ゲート絶縁膜を形成するのであるが、上記ゲートバ
スライン2及びゲート電極3の肩部において、十分満足
し得るカバレッジが得られず、そのためこの部分で上層
に形成されるアドレス電極などの導電層との短絡欠陥や
耐圧低下等の問題を生じる。After that, the gate insulating film is formed by the plasma chemical vapor deposition (P-CVD) method. However, satisfactory coverage cannot be obtained in the shoulder portions of the gate bus line 2 and the gate electrode 3, Therefore, problems such as a short circuit defect with a conductive layer such as an address electrode formed in the upper layer and a reduction in breakdown voltage occur in this portion.
そこでカバレッジを良くするために、ゲート電極3の膜
厚を薄くしようとすると、これと同時に形成されるゲー
トバスライン2の膜厚も薄くなってしまうため、バスラ
インの抵抗が高くなり、駆動に支障をきたすとすう問題
が発生する。Therefore, if the film thickness of the gate electrode 3 is made thin in order to improve the coverage, the film thickness of the gate bus line 2 formed at the same time also becomes thin, so that the resistance of the bus line becomes high and it becomes difficult to drive. Problems arise when it causes trouble.
この難点を解消するため、ゲートバスライン2とゲート
電極3を別工程で形成する方法もあるが、この場合に
は、フォトマスク及び工程が増加するとともにそのため
歩留が低下し、コストが高くなるという問題がある。In order to solve this difficulty, there is also a method of forming the gate bus line 2 and the gate electrode 3 in separate steps, but in this case, the number of photomasks and the steps are increased, so that the yield is reduced and the cost is increased. There is a problem.
このように従来の製造方法では、液晶表示装置の特性及
び信頼度に問題があり、この難点を解消しようとすると
フォトマスクを余分に必要とし、歩留の低下や工数の増
大を招くためコスト高となるという問題があった。As described above, in the conventional manufacturing method, there is a problem in the characteristics and reliability of the liquid crystal display device, and an attempt to solve this difficulty requires an additional photomask, which leads to a reduction in yield and an increase in man-hours, resulting in high cost. There was a problem that became.
本発明は、フォトマスクを余分に必要とすることなく、
短絡欠陥や耐圧低下の発生を防止し得る薄膜トランジス
タマトリックス及びその形成方法を提供することを目的
とする。The present invention eliminates the need for an extra photomask,
An object of the present invention is to provide a thin film transistor matrix capable of preventing the occurrence of short circuit defects and reduction of breakdown voltage, and a method for forming the same.
上記目的を達成するため、第1の発明においては、第1
図(a),(b)の平面図及びA−A矢視部断面図に示すよう
に下層側のゲート電極を導出するゲートバスラインの断
面形状を、ゲート電極と連結する端部はゲート電極と略
同一厚さを有する端部と、この端部より厚い主部とから
なる階段状とした。In order to achieve the above object, in the first invention,
As shown in the plan views of FIGS. (A) and (b) and the cross-sectional view taken along the line AA, the cross-sectional shape of the gate bus line leading out the gate electrode on the lower layer side is shown in FIG. And an end portion having substantially the same thickness, and a main portion thicker than this end portion.
また第2の発明はその形成方法であって、その製造工程
の順に第2図(a)〜(d)に示す。A second aspect of the invention is a method for forming the same, which is shown in FIGS. 2 (a) to 2 (d) in the order of the manufacturing steps.
3はゲート電極,4はゲートバスラインであて、ガラス
基板のような透明絶縁性基板1表面に、まずこの両者を
同一工程で形成する。このあとゲートバスライン4上に
自己整合法によってフォトレジスト膜5′を形成し、こ
のフォトレジスト膜5′をマスクとして異方性ドライエ
ッチング法を施して上記ゲート電極3及びゲートバスラ
イン4の露出部の表面を所定量除去する。Reference numeral 3 is a gate electrode, and 4 is a gate bus line, which are first formed in the same step on the surface of the transparent insulating substrate 1 such as a glass substrate. Then, a photoresist film 5'is formed on the gate bus line 4 by a self-alignment method, and an anisotropic dry etching method is performed using the photoresist film 5'as a mask to expose the gate electrode 3 and the gate bus line 4. The surface of the part is removed by a predetermined amount.
このようにしてゲート電極3とこれに連結するゲートバ
スライン2の端部10は薄く、主部11は厚い階段状に形成
でき、従ってゲート電極3及びゲートバスライン4の肩
部におけるカバレッジが改善される。In this way, the end portion 10 of the gate electrode 3 and the gate bus line 2 connected to the gate electrode 3 can be formed thin and the main portion 11 can be formed in a thick step shape, thus improving the coverage at the shoulder portion of the gate electrode 3 and the gate bus line 4. To be done.
第1図に示すように、ゲートバスラインが階段状構造と
なっているため、ゲート電極3とゲートバスライン4の
膜厚をそれぞれ所望の値に選択できる。従ってゲート電
極3の膜厚を薄くしてもバスライン4の抵抗を自由に制
御することができる。また、第2図に示すように、自己
整合法によりパターニングを行うため、新たなフォトマ
スクは必要なく、しかもこの作業は精密且つ容易であ
る。As shown in FIG. 1, since the gate bus line has a stepped structure, the film thicknesses of the gate electrode 3 and the gate bus line 4 can be selected to desired values. Therefore, the resistance of the bus line 4 can be freely controlled even if the thickness of the gate electrode 3 is reduced. Further, as shown in FIG. 2, since the patterning is performed by the self-alignment method, no new photomask is required, and this work is precise and easy.
以下本発明の一実施例を、第1図及び第2図を参照しな
がら説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第2図(a)〜(d)は本発明一実施例の製造工程を順に示す
図で、ガラス基板1表面に、厚さ略80nmのチタン(T
i)を例えば蒸着法を用いて選択的に被着せしめ、ゲー
ト電極3とこれを連結るすゲートバスライン4を形成す
る。FIGS. 2 (a) to 2 (d) are views sequentially showing the manufacturing process of one embodiment of the present invention, in which the surface of the glass substrate 1 is made of titanium (T
i) is selectively deposited by using, for example, a vapor deposition method to form a gate electrode 3 and a gate bus line 4 connecting the gate electrode 3 and the gate electrode 3.
次いで同図(b)に見られる如く、全面にポジ型フォトレ
ジスト膜5を形成し、矢印で示す如くガラス基板1背面
から露光を行う。この時、ゲート(略5μmの幅)3上
のフォトレジスト膜5が総て感光するまでオーバー露光
を行う。このようにすることにより、フォトレジスト膜
5には、ゲートバスライン4上に未露光部5′が生じ
る。Next, as shown in FIG. 2B, a positive photoresist film 5 is formed on the entire surface, and exposure is performed from the back surface of the glass substrate 1 as shown by the arrow. At this time, overexposure is performed until all the photoresist film 5 on the gate (width of about 5 μm) 3 is exposed. By doing so, the photoresist film 5 has an unexposed portion 5 ′ on the gate bus line 4.
次いで同図(c)に見られるように、上記フォトレジスト
膜5を現像することにより、上記の未露光部5′のみが
残留し、他の部分は総て除去されてゲートバスライン4
の端部とゲート電極3全面が表出される。そこでこのフ
ォトレジスト膜5′をマスクとして、4塩化炭素(CC
l4)をエッチャントとして用い、略10Pascalの圧力
の下で、27.56MHzの高周波電力を凡そ300W加
えることにより、異方性エッチングを凡そ5分間施す。
これにより、上記ゲート電極3とゲートバスライン4の
露出部は、40nm程除去される。Then, as shown in FIG. 3C, the photoresist film 5 is developed to leave only the unexposed portion 5'and all other portions are removed to remove the gate bus line 4 '.
And the entire surface of the gate electrode 3 is exposed. Therefore, using this photoresist film 5'as a mask, carbon tetrachloride (CC
using l 4) as an etchant, under a pressure of approximately 10Pascal, by adding approximately 300W RF power of 27.56MHz, anisotropically etching approximately 5 minutes.
As a result, the exposed parts of the gate electrode 3 and the gate bus line 4 are removed by about 40 nm.
次いで上記フォトレジスト膜5′を除去することによ
り、同図(d)に示すように、ゲート電極3とこれに連結
するゲートバスライン4の端部10が略40nm,ゲートバス
ライン4の主部11は略80nmの厚さの階段状に形成され
る。Then, by removing the photoresist film 5 ', as shown in FIG. 3D, the end 10 of the gate electrode 3 and the gate bus line 4 connected thereto is approximately 40 nm, and the main portion of the gate bus line 4 is 11 is formed in a step shape with a thickness of approximately 80 nm.
このあとは通常の製造工程に従って進めることによっ
て、TFTマトリックスが完成する。After that, the TFT matrix is completed by proceeding according to the usual manufacturing process.
以上のようにして本実施例で得られたTFTマトリック
スは、その製造工程において、前記第2図(b)に示すよ
うに、ガラス基板1背面からオーバー露光することによ
り、ゲート電極3上は総て露光されるのに対して、ゲー
トバスライン4上には未露光部が存在し、この部分がフ
ォトレジスト膜5′として残留する。これをマスクとし
てゲートバスライン4とゲート電極3に異方性ドライエ
ッチングを施すことにより、第1図に示すようにゲート
電極3の膜厚を所望の薄さに形成するとともに、ゲート
バスライン4は大部分を構成する主部11は厚い膜厚を有
し、ゲート電極3を導出するためこれに連結する端部10
は薄い階段状の構造とすることができ、ゲート電極3と
ゲートバスライン4の膜厚をそれぞれ所望の厚さに選ぶ
ことができる。In the manufacturing process of the TFT matrix obtained in this manner as described above, as shown in FIG. 2 (b), by overexposing from the back surface of the glass substrate 1, the gate electrode 3 is entirely exposed. However, there is an unexposed portion on the gate bus line 4, and this portion remains as a photoresist film 5 '. By using this as a mask, anisotropic dry etching is performed on the gate bus line 4 and the gate electrode 3 to form the gate electrode 3 to a desired thin film thickness as shown in FIG. Has a thick film thickness in the main portion 11 which constitutes the majority, and the end portion 10 connected to the gate electrode 3 for leading out the gate electrode 3.
Can have a thin stepped structure, and the film thicknesses of the gate electrode 3 and the gate bus line 4 can be selected as desired.
しかも上記背面露光工程は、ゲートバスライン4をマス
クとする自己整合法によって実施されるので、新たにフ
ォトマスクを作成する必要はなく、またその作業は正確
且ついたって簡単である。Moreover, since the backside exposure process is performed by the self-alignment method using the gate bus line 4 as a mask, it is not necessary to prepare a new photomask, and the work is accurate and extremely simple.
本発明によれば、簡単な工程を付加することにより、ゲ
ート電極の膜厚を薄く、且つゲートバスラインはゲート
電極との連結部ともなる端部が薄く他の部分は厚い階段
状に形成されて、満足し得る導電性を有するものとする
ことができ、しかも両者の肩部におけるカバレッジが改
善されて、上層のアドレス電極などの導電層との短絡欠
陥が少なく耐圧の高いTFTマトリックスパネルが得ら
れる。According to the present invention, by adding a simple process, the thickness of the gate electrode is made thin, and the gate bus line is formed in a step-like shape having a thin end portion which also serves as a connection portion with the gate electrode and other portions being thick. Therefore, it is possible to obtain a TFT matrix panel which can be made to have a satisfactory conductivity, moreover, the coverage at both shoulders is improved, and short-circuit defects with the conductive layer such as the upper address electrode are few and the withstand voltage is high. To be
第1図(a),(b)は本発明一実施例のTFTマトリックス
の要部構造を示す図、 第2図(a)〜(d)は本発明一実施例の形成方法を製造工程
の順に示す要部断面図、 第3図(a),(b)は従来のTFTマトリックスの問題点を
説明するための要部構造説明図である。 図において、1はガラス基板、2,4はゲートバスライ
ン、3はゲート電極、5及び5′はフォトレジスト膜、
10は端部、11は主部を示す。FIGS. 1 (a) and 1 (b) are views showing a main structure of a TFT matrix according to an embodiment of the present invention, and FIGS. 2 (a) to (d) show a manufacturing process of a forming method according to an embodiment of the present invention. FIG. 3A and FIG. 3B are cross-sectional views of a main part showing the structure of the main part for explaining the problems of the conventional TFT matrix. In the figure, 1 is a glass substrate, 2 and 4 are gate bus lines, 3 is a gate electrode, 5 and 5'are photoresist films,
Reference numeral 10 indicates an end portion, and 11 indicates a main portion.
Claims (2)
ス状に配列され、各素子のゲート電極(3)とドレイン
電極が行,列方向のバスラインを通して導出された表示
用アクティブマトリックスパネルにおいて、 前記下層側のゲート電極(3)を導出するゲートバスラ
イン(4)が、前記ゲート電極と略同一厚さを有する端
部(10)と該端部より厚い主部(11)とからなる階段状
をなすことを特徴とする薄膜トランジスタマトリック
ス。1. A display active matrix panel in which transistor elements corresponding to pixels are arranged in a matrix, and a gate electrode (3) and a drain electrode of each element are led out through bus lines in the row and column directions. The gate bus line (4) for leading out the gate electrode (3) has a step shape composed of an end portion (10) having substantially the same thickness as the gate electrode and a main portion (11) thicker than the end portion. A thin film transistor matrix characterized by the above.
ス状に配列され、各素子のゲート電極(3)とドレイン
電極が行,列方向のバスラインを通して導出された表示
用アクティブマトリックスパネルにおける下層側のゲー
ト電極とゲートバスラインの形成に際し、 透明絶縁性基板(1)表面に、所定の導電性材料を選択
的に被着せしめてゲート電極(3)及び該ゲート電極
(3)に連結するゲートバスライン(4)を形成する工
程と、 前記ゲート電極(3)及びゲートバスライン(4)上を
含む前記透明絶縁性基板(1)表面にポジ型フォトレジ
スト膜(5)を形成し、前記ゲート電極(3)及びゲー
トバスライン(4)をマスクとして前記透明絶縁性基板
(1)背面より前記フォトレジスト膜(5)にオーバー
露光を施し、前記ゲートバスライン(4)上に該ゲート
バスライン(4)より幅の狭いフォトレジスト膜
(5′)を残留せしめる工程と、 前記フォトレジスト膜(5′)をマスクとして異方性ド
ライエッチング法を施し、前記ゲート電極(3)表面及
び前記ゲートバスライン(4)の露出せる部分の表面を
所定量除去する工程と、 前記フォトレジスト膜(5′)を除去する工程とを含む
ことを特徴とする薄膜トランジスタマトリックスの形成
方法。2. A lower layer gate in a display active matrix panel in which pixel-corresponding transistor elements are arranged in a matrix, and a gate electrode (3) and a drain electrode of each element are led out through row and column direction bus lines. When forming electrodes and gate bus lines, a gate electrode (3) and a gate bus line connected to the gate electrode (3) by selectively depositing a predetermined conductive material on the surface of the transparent insulating substrate (1) Forming a positive photoresist film (5) on the surface of the transparent insulating substrate (1) including the gate electrode (3) and the gate bus line (4), and The photoresist film (5) is overexposed from the back surface of the transparent insulating substrate (1) using (3) and the gate bus line (4) as a mask to form the gate. A step of leaving a photoresist film (5 ') narrower than the gate bus line (4) on the line (4), and an anisotropic dry etching method using the photoresist film (5') as a mask, A thin film transistor comprising: a step of removing a predetermined amount of the surface of the gate electrode (3) and an exposed surface of the gate bus line (4); and a step of removing the photoresist film (5 '). Method of forming matrix.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215278A JPH0636134B2 (en) | 1986-09-11 | 1986-09-11 | Thin film transistor matrix and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215278A JPH0636134B2 (en) | 1986-09-11 | 1986-09-11 | Thin film transistor matrix and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370281A JPS6370281A (en) | 1988-03-30 |
| JPH0636134B2 true JPH0636134B2 (en) | 1994-05-11 |
Family
ID=16669665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215278A Expired - Lifetime JPH0636134B2 (en) | 1986-09-11 | 1986-09-11 | Thin film transistor matrix and method of forming the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636134B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746403B2 (en) * | 1989-02-13 | 1998-05-06 | コニカ株式会社 | Liquid crystal display device and manufacturing method thereof |
-
1986
- 1986-09-11 JP JP61215278A patent/JPH0636134B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370281A (en) | 1988-03-30 |
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