JPH0644707B2 - Semiconductor logic circuit - Google Patents
Semiconductor logic circuitInfo
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- JPH0644707B2 JPH0644707B2 JP61234931A JP23493186A JPH0644707B2 JP H0644707 B2 JPH0644707 B2 JP H0644707B2 JP 61234931 A JP61234931 A JP 61234931A JP 23493186 A JP23493186 A JP 23493186A JP H0644707 B2 JPH0644707 B2 JP H0644707B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＥＣＬ型論理回路において、出力トランジス
タが発生するノイズ電圧を低減する回路に関する。The present invention relates to a circuit for reducing a noise voltage generated by an output transistor in an ECL type logic circuit.
従来より、ＥＣＬ型論理回路で、特に多ビット系の論理
回路においては、最高電位端子（以下Vccと略す）と出
力トランジスタのコレクタ端子（以下ＶCCと略す）を分
離し、ＩＣのパーケッジに取り出す方法が取られてい
る。これは、パーケッジのリードとボンディングワイヤ
が持つインダクタンスに出力トランジスタがスイッチン
グする際、過渡電流が流れる為に発生するノイズ電圧を
ＶCCが直接影響を受けないようにする為である。Conventionally, an ECL logic circuit, in particular in the logic circuit of the multi-bit system separates the highest potential terminal (hereinafter referred to as Vcc) and the collector terminal of the output transistor (hereinafter abbreviated as V CC), taken in Pakejji of IC The method is taken. This is to prevent V CC from being directly affected by the noise voltage generated due to the transient current flowing when the output transistor switches to the inductance of the lead of the package and the bonding wire.
第２図は、従来より用いられるＥＣＬ回路である。第３
図は、出力トランジスタＱがスイッチングする際の電流
の動きと負荷及び寄生のインダクタンスを示す。第２図
において、入力信号ＶINがＬowからＨighに切換ったと
すると、Ｉ0はＲ1から流れていたものが、Ｒ2に切換
り、出力トランジスタのベース電位はＬowからＨighに
遷移する。この時、第２図においてＶCC端子に存在する
インダクタンスＬ1に流れる電流の変化量は、無視でき
る程度に少ないが、Ｌ2にはトランジスタが負荷ＲT及び
Ｇに流し込む過渡電流が流れる。FIG. 2 shows an ECL circuit conventionally used. Third
The figure shows the movement of current as the output transistor Q switches and the load and parasitic inductance. In FIG. 2 , assuming that the input signal V IN is switched from Low to High, I 0 that was flowing from R 1 is switched to R 2 and the base potential of the output transistor transits from Low to High. At this time, the amount of change in the current flowing through the inductance L 1 existing at the V CC terminal in FIG. 2 is negligibly small, but a transient current flowing into the loads R T and G by the transistor flows through L 2 .
一方、高速動作を特徴とするＥＣＬ型論理回路において
は、特に出力のＬowからＨighへの立上り時間は非常に
小さく、急峻である。On the other hand, in the ECL type logic circuit characterized by high speed operation, the rise time of the output from Low to High is very small and steep.
上述した従来の回路では、出力は急峻な立上り特性をも
っているおり、これは立上り時のオーバーシュートとな
り、それに起因するリンギング、或いは発振を引き起す
ことになる。このリンギングは、ＶCCとＶCCA端子を短
絡することにより、抑えることができるが、前述のよう
にインダクタンスＬ2を流れる電流が、ＶCC端子に直接
ノイズ電圧を与えることになり、このノイズ電圧の為に
入力しきい値特性が著しく悪くなるという欠点がある。In the above-mentioned conventional circuit, the output has a steep rising characteristic, which causes an overshoot at the time of rising, which causes ringing or oscillation due to it. This ringing can be suppressed by short-circuiting the V CC and V CCA terminals, but as described above, the current flowing through the inductance L 2 directly gives a noise voltage to the V CC terminal, and this noise voltage Therefore, there is a drawback that the input threshold characteristic is significantly deteriorated.
本発明の回路は、最高電位端子と出力トランジスタの端
子を有するＥＣＬ型論理回路において、該最高電位端子
と該出力トランジスタのコレクタ端子の間に抵抗を有し
ていることを特徴とする。A circuit of the present invention is an ECL type logic circuit having a highest potential terminal and a terminal of an output transistor, and is characterized by having a resistor between the highest potential terminal and a collector terminal of the output transistor.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は、本発明の具体的実施例であり、最高電位端子
と出力トランジスタのコレクタの間が抵抗Ｒで接続され
ている。第４図−(a)は出力がＬowからＨighにスイッチ
ングする時の出力波形である。FIG. 1 shows a specific embodiment of the present invention, in which a resistor R is connected between the highest potential terminal and the collector of the output transistor. FIG. 4- (a) is an output waveform when the output is switched from Low to High.
実線は従来例、即ちリンギングが見られる出力波形を示
し、ＶCC−ＶCCA間を直接短絡した場合、或は抵抗を介
して接続することにより、リンギングが抑えられた出力
波形を点線で示す。第４図−(b)は、入出力電圧の規格
に対する入力しきい値特性を示す。従来例、即ちＶCC−
ＶCCA間が接続されてない場合、出力のスイッチングに
よるノイズ電圧は、内部回路の動作に影響しないので、
入力しきい値特性は、安定している。これを実線で示
す。一方、ＶCC−ＶCCAを直接短絡した場合、ノイズ電
圧の為、特にＶZH側の特性が著しく悪くなり、規格に対
するマージンが十分確保できなくなる。これを点線で示
す。図中の一点鎖線がＶCC−ＶCCA間を抵抗を介して接
続した場合の特性である。ＶCC−ＶCCA間短絡の場合に
比べて、特性が改善され規格に対するマージンも確保で
き、製造ばらつき等に対しても十分規格を保障すること
ができる。A solid line shows a conventional example, that is, an output waveform in which ringing is observed. An output waveform in which ringing is suppressed is shown by a dotted line when V CC -V CCA is directly short-circuited or is connected via a resistor. FIG. 4- (b) shows the input threshold characteristic with respect to the standard of the input / output voltage. Conventional example, that is, V CC −
When V CCA is not connected, noise voltage due to output switching does not affect the operation of the internal circuit.
The input threshold characteristic is stable. This is shown by the solid line. On the other hand, when V CC -V CCA is directly short-circuited, the noise voltage causes the characteristics on the V ZH side in particular to deteriorate significantly, and a sufficient margin with respect to the standard cannot be secured. This is indicated by the dotted line. The alternate long and short dash line in the figure shows the characteristics when V CC and V CCA are connected via a resistor. Compared with the case of a short circuit between V CC and V CCA , the characteristics are improved, a margin for the standard can be secured, and the standard can be sufficiently guaranteed even for manufacturing variations and the like.
以上説明したように、本発明はＥＣＬ型論理回路におい
て、最高電位端子と出力トランジスタのコレクタ端子の
間に抵抗を挿入することにより、出力のリンギングを抑
え、かつ安定した入力しきい値特性を得ることができ
る。As described above, according to the present invention, in the ECL logic circuit, by inserting a resistor between the highest potential terminal and the collector terminal of the output transistor, output ringing is suppressed and stable input threshold characteristics are obtained. be able to.
第１図は、本発明の回路図、第２図は、従来例の回路
図、第３図は、第２図における電流動作を示す図、第４
図(a)は、従来例と本発明における出力動作波形、第４
図(b)は、入出力電圧の規格に対する入力しきい値特性
を示す図である。 Ｒ1，Ｒ2……抵抗。FIG. 1 is a circuit diagram of the present invention, FIG. 2 is a circuit diagram of a conventional example, FIG. 3 is a diagram showing current operation in FIG. 2, and FIG.
FIG. 4A shows an output operation waveform in the conventional example and the present invention,
FIG. 6B is a diagram showing the input threshold characteristic with respect to the standard of the input / output voltage. R 1 , R 2 ... Resistance.
Claims (1)
設けられ出力トランジスタのコレクタが接続される電源
端子とを有するＥＣＬ型論理回路において、該最高電位
端子と該電源端子が抵抗を介して接続されていることを
特徴とする半導体論理回路。1. An ECL type logic circuit having a highest potential terminal and a power supply terminal which is provided separately from the highest potential terminal and to which a collector of an output transistor is connected, wherein the highest potential terminal and the power supply terminal are connected via a resistor. A semiconductor logic circuit characterized by being connected together.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234931A JPH0644707B2 (en) | 1986-10-01 | 1986-10-01 | Semiconductor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234931A JPH0644707B2 (en) | 1986-10-01 | 1986-10-01 | Semiconductor logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388917A JPS6388917A (en) | 1988-04-20 |
| JPH0644707B2 true JPH0644707B2 (en) | 1994-06-08 |
Family
ID=16978519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234931A Expired - Lifetime JPH0644707B2 (en) | 1986-10-01 | 1986-10-01 | Semiconductor logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644707B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176069A (en) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
-
1986
- 1986-10-01 JP JP61234931A patent/JPH0644707B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6388917A (en) | 1988-04-20 |
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