JPH0679295B2 - Address translator - Google Patents
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- JPH0679295B2 JPH0679295B2 JP61039147A JP3914786A JPH0679295B2 JP H0679295 B2 JPH0679295 B2 JP H0679295B2 JP 61039147 A JP61039147 A JP 61039147A JP 3914786 A JP3914786 A JP 3914786A JP H0679295 B2 JPH0679295 B2 JP H0679295B2
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- 238000006243 chemical reaction Methods 0.000 claims description 23
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- 230000001629 suppression Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理システムにおけるアドレス変換装置に
関し，特に，アドレス変換バッファを用いるアドレス変
換装置に関する。The present invention relates to an address conversion device in an information processing system, and more particularly to an address conversion device using an address conversion buffer.
（従来の技術） 従来，アドレス変換を行う，即ち，仮想記憶方式の情報
処理装置では，第２図に示すようにアドレス変換バッフ
ァ（TLB）９を備えている。このアドレス変換装置では
論理アドレスレジスタ10に入力された論理アドレスの論
理部（セグメント番号）L1でTLB9のエントリ方向にアク
セスし，この結果，得られたページ番号（L2）と論理ア
ドレスの論理部（ページ番号）L2とを比較器11で比較し
て，ヒット／ミスヒットを検出し，ヒット時には実アド
レスレジスタ12から実部（実ページアドレス）Ｒとペー
ジ内アドレス（Ｄ）とが結合された実アドレスを送出す
る。一方，ミスヒット時は主記憶装置（図示せず）内の
アドレス変換表を上記のエントリーにロードしてから，
アドレス変換を行っている。(Prior Art) Conventionally, an information processing apparatus that performs address conversion, that is, a virtual memory system is provided with an address conversion buffer (TLB) 9 as shown in FIG. In this address translation device, the logical part (segment number) L 1 of the logical address input to the logical address register 10 is accessed in the entry direction of the TLB 9, and as a result, the page number (L 2 ) obtained and the logical address logic are obtained. The part (page number) L 2 is compared by the comparator 11 to detect a hit / miss hit, and at the time of hit, the real part (real page address) R and the in-page address (D) are combined from the real address register 12. The real address that was sent. On the other hand, at the time of a mishit, after loading the address translation table in the main memory (not shown) into the above entry,
Address translation is in progress.
（発明が解決しようとする問題点） 上述したように従来のTLB方式（アドレス変換方式）で
は各エントリーごとにアドレス変換データの有効／無効
を示す有効ビット（Ｖ）を持っている。このため，アド
レス変換表を読み出してから論理アドレスの論理部（ペ
ージ番号（L2））とアクセスの結果，得られたページ番
号（L2）とを比較し，ヒット／ミスヒットを検出してい
る。ところがこのヒット／ミスヒットを検出するパスが
遅延時間上のネックになり，マシンサイクルを決定する
大きな要因となってしまう。また,TLBを無効化する際に
は各エントリーごとの有効ビットを無効化する必要があ
り，この結果，処理速度を低下させるという問題点があ
る。さらに，ミスヒット時には，アドレス変換バッファ
の必要なエントリーのみをロードしてくるので，ミスヒ
ットが多発すると，メモリからアドレス変換バッファへ
のロードがひんぱんに行われ，全体の処理速度が大きく
低下するという問題点がある。(Problems to be Solved by the Invention) As described above, the conventional TLB system (address translation system) has a valid bit (V) indicating valid / invalid of address translation data for each entry. Therefore, after reading the address conversion table, the logical part (page number (L 2 )) of the logical address is compared with the page number (L 2 ) obtained as a result of the access, and a hit / miss hit is detected. There is. However, the path that detects this hit / miss hit becomes a bottleneck in the delay time and becomes a major factor in determining the machine cycle. Further, when disabling the TLB, it is necessary to disable the valid bit for each entry, which results in a problem that the processing speed is reduced. Furthermore, at the time of a mishit, only necessary entries of the address translation buffer are loaded, so if many mishits occur, loading from the memory to the address translation buffer will be frequently performed, and the overall processing speed will be greatly reduced. There is a problem.
（問題点を解決するための手段） 本発明によれば、同一容量のページに分割された論理ア
ドレス空間をページ単位に実アドレスにアドレス変換を
行うアドレス変換装置において、前記アドレス空間は同
数のページを持つ複数の部分空間に分解されており、す
べての論理アドレス空間に対するアドレス変換表の写し
を保持し、前記部分空間単位に対応して複数に分割され
たアドレス変換バッファと、該アドレス変換バッファの
分割単位ごとにアドレス変換表の有効性を示す複数の表
示子が格納されるレジスタ手段と、前記部分空間を示す
情報に応じて前記複数の表示子から一つを選択するセレ
クタと、該セレクタの出力に応じて前記表示子の書替制
御を行う制御手段とを有することを特徴とするアドレス
変換装置が得られ、前記アドレス変換バッファの内容の
有効／無効の判定及び無効化が前記アドレス変換バッフ
ァの分割単位ごとに行われる。(Means for Solving the Problems) According to the present invention, in an address translation device that translates a logical address space divided into pages of the same capacity into real addresses in page units, the address space has the same number of pages. Is divided into a plurality of subspaces each having an address translation table for all logical address spaces, and the address translation buffer divided into a plurality of portions corresponding to the subspace units, and the address translation buffer A register means for storing a plurality of indicators indicating the validity of the address conversion table for each division unit, a selector for selecting one from the plurality of indicators according to information indicating the partial space, and a selector for the selector. An address translation device is provided, which comprises: a control unit that controls rewriting of the indicator according to an output. The validity / invalidity of the buffer content and invalidation are determined for each division unit of the address translation buffer.
（実施例） 以下本発明について図面を参照して説明する。(Example) Hereinafter, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。第
１図を参照して，論理アドレス空間は同数のページを持
つ複数の部分空間に分解されている。論理アドレスがレ
ジスタ１に入力され，論理アドレスの空間番号Ｓは信号
線101によってセレクタ5,セレクタ7,及びロード／クリ
ア制御回路６に送出される。アドレス変換バッファ２は
上述の部分空間単位に対応して複数に分割されたアドレ
ス変換バッファ部2-0〜2-7で構成されている。即ち，ア
ドレス変換バッファ２はすべての論理アドレス空間に対
するアドレス変換表の写しを保持している。そして，論
理アドレスのページ番号Ｐは信号線102によってアドレ
ス変換バッファ２のアドレス変換バッファ部2-0〜2-7に
送出され，ページアドレスＤは信号線103によってレジ
スタ８に送出される。一方，主記憶装置３からは信号線
104によりロードデータがアドレス変換バッファ部2-0〜
2-7に送出される。FIG. 1 is a block diagram showing an embodiment of the present invention. Referring to FIG. 1, the logical address space is divided into a plurality of subspaces having the same number of pages. The logical address is input to the register 1, and the space number S of the logical address is sent to the selector 5, the selector 7, and the load / clear control circuit 6 by the signal line 101. The address conversion buffer 2 is composed of a plurality of address conversion buffer units 2-0 to 2-7 divided corresponding to the above partial space unit. That is, the address translation buffer 2 holds a copy of the address translation table for all logical address spaces. Then, the page number P of the logical address is sent to the address conversion buffer units 2-0 to 2-7 of the address conversion buffer 2 by the signal line 102, and the page address D is sent to the register 8 by the signal line 103. On the other hand, the signal line from the main memory 3
Load data is converted to address translation buffer unit 2-0 to 104
It is sent to 2-7.
ページ番号Ｐによりアドレス変換バッファ部2-0〜2-7か
ら各１エントリが選択され，信号線105によってセレク
タ７に送出される。セレクタ７はアドレス変換バッファ
部2-0〜2-7から送出されたアドレスの実部Ｒを空間番号
Ｓによって一つ選択して信号線106を介してレジスタの
Ｒ部に送出する。レジスタ４はレジスタ部4-0〜4-7から
なる８ビットのレジスタであり，それぞれのレジスタ部
4-0〜4-7はアドレス変換バッファ部2-0〜2-7に対応し，
有効なアドレス変換データがアドレス変換バッファ２に
入力されると，ロード／クリア制御回路６によってレジ
スタ４の対応するビット位置に値“1"がセットされる。
一方，アドレス変換バッファ部2-0〜2-7の内容が無効化
されたときは，同様にしてロード／クリア制御回路６に
よりレジスタ４の対応するビット位置に値“0"がセット
される。One entry is selected from the address conversion buffer units 2-0 to 2-7 by the page number P and sent to the selector 7 by the signal line 105. The selector 7 selects one real part R of the address sent from the address conversion buffer units 2-0 to 2-7 by the space number S and sends it to the R part of the register via the signal line 106. Register 4 is an 8-bit register consisting of register units 4-0 to 4-7.
4-0 to 4-7 correspond to the address translation buffer units 2-0 to 2-7,
When valid address translation data is input to the address translation buffer 2, the load / clear control circuit 6 sets the value "1" in the corresponding bit position of the register 4.
On the other hand, when the contents of the address conversion buffer units 2-0 to 2-7 are invalidated, the load / clear control circuit 6 similarly sets the value "0" in the corresponding bit position of the register 4.
レジスタ４の出力は信号線107によってセレクタ５に出
力され，セレクタ５は空間番号Ｓにより，レジスタ４の
出力から１ビットを選択し，ヒット／ミスヒット信号と
してロード／クリア制御回路６に送出する。The output of the register 4 is output to the selector 5 through the signal line 107, and the selector 5 selects 1 bit from the output of the register 4 according to the space number S and sends it to the load / clear control circuit 6 as a hit / miss hit signal.
ロード／クリア制御回路６はミスヒット時にはリクエス
トを抑止し，ミスヒットが発生したアドレス変換バッフ
ァ２の分割単位にアドレス変換データのロードを主記憶
装置３に指示し，また，信号線109によりレジスタ４の
対応するビットに値“1"をセットする。一方，アドレス
変換バッファ２の内容が無効化された時は空間番号Ｓに
よりクリアするアドレス変換バッファ部2-0〜2-7を選択
し，対応するレジスタ４の内容を信号線109により値
“0"にセットする。The load / clear control circuit 6 suppresses the request at the time of a mishit, instructs the main memory device 3 to load the address translation data in the unit of division of the address translation buffer 2 in which the mishit has occurred, and uses the signal line 109 to register 4 Set the value "1" to the corresponding bit of. On the other hand, when the contents of the address conversion buffer 2 are invalidated, the address conversion buffer units 2-0 to 2-7 to be cleared by the space number S are selected, and the contents of the corresponding register 4 are set to the value Set to ".
ここで，空間番号Ｓを３ビット，ページ番号Ｐを９ビッ
ト，即ち，アドレス変換バッファ２のエントリ数は512
×８＝4096エントリ，アドレスの実部Ｒを９ビット，ペ
ージ内アドレスＤを12ビットとして，アドレス変換装置
の動作を説明する。Here, the space number S is 3 bits and the page number P is 9 bits, that is, the number of entries of the address translation buffer 2 is 512.
The operation of the address translation device will be described assuming that x8 = 4096 entries, the real part R of the address is 9 bits, and the in-page address D is 12 bits.
いま，空間番号Ｓ＝4,ページ番号Ｐ＝146,ページ内アド
レスＤ＝2748である論理アドレスがレジスタ１に入力さ
れると，アドレス変換バッファ部2-0〜2-7からそれぞれ
Ｐ＝146に対応するアドレスの実部R0〜R7が読出され
る。そして,S＝４に対応したR4がセレクタ７で選択さ
れ，レジスタ８のＲ部にセットされる。一方ページ内ア
ドレスＤ＝2748は直接レジスタ８のＤ部に入力される。
いま,R4＝239とすると，レジスタ８からは値2392748が
実アドレスとして出力される。いま，レジスタ４の値が
“10101111"であるとすると，レジスタ部4-4は値“1"で
あるので，セレクタ５で値“1"が選択されて，ロード／
クリア制御回路６にヒット信号として報告され，上記の
実アドレスは有効であることがわかる。Now, when a logical address having a space number S = 4, a page number P = 146, and an in-page address D = 2748 is input to the register 1, the address translation buffer units 2-0 to 2-7 change to P = 146, respectively. The real part R0-R7 of the corresponding address is read. Then, R4 corresponding to S = 4 is selected by the selector 7 and set in the R section of the register 8. On the other hand, the in-page address D = 2748 is directly input to the D section of the register 8.
Now, assuming that R4 = 239, the value 2392748 is output from the register 8 as the real address. Now, assuming that the value of the register 4 is “10101111”, the value of the register unit 4-4 is “1”, so the value “1” is selected by the selector 5 and the load / load
It is reported to the clear control circuit 6 as a hit signal, and it can be seen that the above real address is valid.
次にＳ＝3,P＝146,D＝2748である論理アドレスがレジス
タ１に入力されると，同様にして,S＝３に対応したアド
レス変換バッファ部4-3に対応するアドレスの実部R3が
セレクタ７によって読み出される。ここで,R3＝495とす
れば，値4952748なる実アドレスがレジスタ８から出力
される。このとき，レジスタの値は“1010111"であるか
ら，即ち，レジスタ部4-4は値“0"であるから，セレク
タ５からは値“0"がミスヒット信号として，ロード／ク
リア制御回路６に出力される。ミスヒット信号を受けた
ロード／クリア制御回路６は上記の実アドレスに対する
リクエストを抑止し，アドレス変換バッファ部2-3の全
エントリに対するアドレス変換データの一括ロードを主
記憶装置３に指示する。アドレス変換データのロードが
終了すると，ロード／クリア制御回路６はレジスタ部4-
3に値“1"を書き込み，アドレス変換バッファ部2-3が有
効になったことを示し，リクエストの抑止を解除する。Next, when a logical address of S = 3, P = 146, D = 2748 is input to the register 1, similarly, the real part of the address corresponding to the address translation buffer unit 4-3 corresponding to S = 3. R3 is read by the selector 7. Here, if R3 = 495, the real address with the value 4952748 is output from the register 8. At this time, since the register value is “1010111”, that is, the register unit 4-4 has the value “0”, the selector 5 outputs the value “0” as the mishit signal and the load / clear control circuit 6 Is output to. Upon receiving the mishit signal, the load / clear control circuit 6 suppresses the request for the above real address and instructs the main memory device 3 to collectively load the address translation data for all the entries of the address translation buffer unit 2-3. When the loading of the address conversion data is completed, the load / clear control circuit 6 causes the register unit 4-
The value "1" is written in 3 to indicate that the address translation buffer unit 2-3 has become valid, and the request suppression is released.
ここで，主記憶上のアドレス変換テーブルの内容が書き
かえられた場合について説明する。Here, a case where the contents of the address conversion table in the main memory are rewritten will be described.
いま，アドレス変換バッファ部2-6に対応しているアド
レス変換テーブルの内容が書きかえられたとすると，レ
ジスタ１の空間番号Ｓに値６が入力され，ロード／クリ
ア制御回路６はアドレス変換バッファ部2-6が無効化さ
れたことを知る。このとき，ロード／クリア制御回路６
は対応するレジスタ部4-6に値“0"をセットして，アド
レス変換バッファ部2-6が無効化されたことを知らせ
る。その後，アドレス変換バッファ部2-6に対するアク
セスが発生すると，レジスタ部4-6は値“0"であるか
ら，ミスヒットとなる。そして，以後の動作は上述のミ
スヒット時の動作と同様に行なわれる。Now, assuming that the contents of the address conversion table corresponding to the address conversion buffer unit 2-6 are rewritten, the value 6 is input to the space number S of the register 1, and the load / clear control circuit 6 causes the address conversion buffer unit to change. Know that 2-6 has been disabled. At this time, the load / clear control circuit 6
Sets the value "0" in the corresponding register unit 4-6 to notify that the address translation buffer unit 2-6 has been invalidated. After that, when an access to the address translation buffer unit 2-6 occurs, the register unit 4-6 has a value "0", and therefore a mishit occurs. Then, the subsequent operation is performed in the same manner as the above-described operation at the time of a miss hit.
このように，ヒット／ミスヒットの検出はレジスタ４の
出力をセレクタ５で選択することによって行なわれるの
で，従来のように有効ビットをアドレス変換バッファか
ら読み出して検出するというパスが存在せず，マシンサ
イクル上のネックにはならない。またアドレス変換バッ
ファの内容を無効化する場合，アドレス変換バッファの
各エントリごとに有効ビットを持っているのではなく，
有効ビットをアドレス変換バッファの分割単位ごとに１
ビット持っているだけなので，アドレス変換バッファの
無効化を非常に高速に行なうことができる。As described above, since the hit / miss hit is detected by selecting the output of the register 4 with the selector 5, there is no path for reading and detecting the effective bit from the address translation buffer as in the conventional case. It does not become a neck on the cycle. When invalidating the contents of the address translation buffer, instead of having a valid bit for each entry in the address translation buffer,
1 valid bit for each division unit of the address translation buffer
Since it only has bits, the address translation buffer can be invalidated very quickly.
（発明の効果） 以上説明したように，本発明では全論理空間に対するア
ドレス変換バッファを備え，かつ等容量に分割されたア
ドレス変換バッファに対する有効性を示す表示子を独立
して設け，しかもこの表示子をクリアする機能を併せ持
つことにより，マシンサイクル上のネックにならずにヒ
ット／ミスヒットを検出できるのでマシンサイクルの向
上を図ることができる。また，主記憶装置上のアドレス
変換データが書きかえられてアドレス変換バッファを無
効化する場合，各エントリごとに有効ビットを無効化す
る必要がなく，従って，非常に高速にアドレス変換バッ
ファの無効化を行うことができる。よって処理速度の向
上を図ることができるという効果がある。(Effects of the Invention) As described above, in the present invention, the address translation buffer for the entire logical space is provided, and the indicator showing the effectiveness for the address translation buffer divided into equal capacities is independently provided, and this display is also provided. By also having the function to clear the child, hit / miss hit can be detected without becoming a bottleneck in the machine cycle, so that the machine cycle can be improved. In addition, when the address translation data in the main memory is rewritten to invalidate the address translation buffer, it is not necessary to invalidate the valid bit for each entry, and therefore the address translation buffer can be invalidated very quickly. It can be performed. Therefore, there is an effect that the processing speed can be improved.
第１図は本発明によるアドレス変換装置の一実施例を示
すブロック図，第２図は従来のアドレス変換装置の一例
を示す図である。 １……論理アドレスレジスタ,2……アドレス変換バッフ
ァ,3……主記憶装置,4……有効レジスタ,5,7……セレク
タ,6……ロード／クリア制御装置,8……実アドレスレジ
スタ。FIG. 1 is a block diagram showing an embodiment of an address translation device according to the present invention, and FIG. 2 is a diagram showing an example of a conventional address translation device. 1 ... Logical address register, 2 ... Address conversion buffer, 3 ... Main storage device, 4 ... Effective register, 5, 7 ... Selector, 6 ... Load / clear control device, 8 ... Real address register.
Claims (1)
ス空間をページ単位に実アドレスにアドレス変換を行う
アドレス変換装置において、前記アドレス空間は同数の
ページを持つ複数の部分空間に分割されており、すべて
の論理アドレス空間に対するアドレス変換表の写しを保
持し、前記部分空間単位に対応して複数に分割されたア
ドレス変換バッファと、該アドレス変換バッファの分割
単位ごとのアドレス変換表の有効性を示す複数の表示子
が格納されるレジスタ手段と、前記部分空間を示す情報
に応じて前記複数の表示子から一つを選択するセレクタ
と、該セレクタの出力に応じて前記表示子の書替制御を
行う制御手段とを有し、前記アドレス変換バッファの内
容の有効／無効の判定及び前記アドレス変換バッファの
内容の無効化が前記表示子の書替制御によって前記アド
レス変換バッファの分割単位毎に行われるようにしたこ
とを特徴とするアドレス変換装置。1. In an address translation device for translating a logical address space divided into pages of the same capacity into real addresses in page units, the address space is divided into a plurality of partial spaces having the same number of pages. , A copy of the address translation table for all logical address spaces, and a plurality of address translation buffers corresponding to the partial space unit, and the effectiveness of the address translation table for each division unit of the address translation buffer. A register means for storing a plurality of indicators shown therein, a selector for selecting one from the plurality of indicators according to information indicating the partial space, and a rewriting control for the indicators according to an output of the selector. And a validating / invalidation of the contents of the address translation buffer and invalidation of the contents of the address translation buffer. Address conversion device is characterized in that so as to be performed for each division unit of said address translation buffer by the rewriting control indicator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039147A JPH0679295B2 (en) | 1986-02-26 | 1986-02-26 | Address translator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039147A JPH0679295B2 (en) | 1986-02-26 | 1986-02-26 | Address translator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197846A JPS62197846A (en) | 1987-09-01 |
| JPH0679295B2 true JPH0679295B2 (en) | 1994-10-05 |
Family
ID=12544993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039147A Expired - Lifetime JPH0679295B2 (en) | 1986-02-26 | 1986-02-26 | Address translator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679295B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077364B2 (en) * | 1987-07-24 | 1995-01-30 | 株式会社日立製作所 | Address translation buffer control method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032221B2 (en) * | 1980-09-19 | 1985-07-26 | 日本電信電話株式会社 | Address translation method |
-
1986
- 1986-02-26 JP JP61039147A patent/JPH0679295B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62197846A (en) | 1987-09-01 |
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