JPH0680828B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0680828B2 JPH0680828B2 JP60231105A JP23110585A JPH0680828B2 JP H0680828 B2 JPH0680828 B2 JP H0680828B2 JP 60231105 A JP60231105 A JP 60231105A JP 23110585 A JP23110585 A JP 23110585A JP H0680828 B2 JPH0680828 B2 JP H0680828B2
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- Japan
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- film transistor
- gate
- wiring
- polysilicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はオフ特性の向上に好適なポリシリコン薄膜トラ
ンジスタに関するものである。
ンジスタに関するものである。
〔発明の背景〕 従来のポリシリコン薄膜トランジスタは、オフ特性が悪
く、画像デイスプレイ等への適用は困難であつた。この
ような問題を改善したものとしては、特開昭58-171860
号公報に開示されているように薄膜トランジスタを複数
個直列接続し、その両端の電極をソース電極およびドレ
イン電極とするとともに、この複数個の薄膜トランジス
タのゲート電極をすべて共通接続することにより、オフ
状態における個々のPN接合に加わる電界集中を弱め、接
合リーク電流、すなわちオフ電流を減少させた薄膜トラ
ンジスタが提案されている。
く、画像デイスプレイ等への適用は困難であつた。この
ような問題を改善したものとしては、特開昭58-171860
号公報に開示されているように薄膜トランジスタを複数
個直列接続し、その両端の電極をソース電極およびドレ
イン電極とするとともに、この複数個の薄膜トランジス
タのゲート電極をすべて共通接続することにより、オフ
状態における個々のPN接合に加わる電界集中を弱め、接
合リーク電流、すなわちオフ電流を減少させた薄膜トラ
ンジスタが提案されている。
この種の薄膜トランジスタは、第３図に示すような構造
を有しており、同図Ａは平面図、同図Ｂは同図Ａの3B-3
B断面図を示したものである。同図において、１は２個
のゲート電極1a,1bを有するゲート配線、２は信号配
線、３は半導体膜としてのポリシリコン配線、４は画素
電極、５はパツシベーシヨン膜、６はゲート絶縁膜、７
はガラス基板であり、ゲート配線１とポリシリコン配線
３とが平行に配列される領域でトランジスタが構成され
ている。なお、８はソース領域、９は不純物領域、10は
ドレイン領域である。
を有しており、同図Ａは平面図、同図Ｂは同図Ａの3B-3
B断面図を示したものである。同図において、１は２個
のゲート電極1a,1bを有するゲート配線、２は信号配
線、３は半導体膜としてのポリシリコン配線、４は画素
電極、５はパツシベーシヨン膜、６はゲート絶縁膜、７
はガラス基板であり、ゲート配線１とポリシリコン配線
３とが平行に配列される領域でトランジスタが構成され
ている。なお、８はソース領域、９は不純物領域、10は
ドレイン領域である。
しかしながら、このように２個のゲート電極1a,1bを備
えた薄膜トランジスタは、ソース，ドレイン間の電圧が
せいぜい5V程度しか印加できず、一方、ゲート電圧は約
20V程度以上の高い電圧を印加しないとオンしない。こ
のためにゲート電極数をさらに増大させる必要がある
が、前述した構成による薄膜トランジスタでは、多大の
面積を要し、例えば、画像デイスプレイのスイツチング
素子に適用すると、画素の開口率を低下させるという問
題があつた。また、周辺回路であるスキヤナーに適用す
ると、集積化を低下させるなどの問題があつた。
えた薄膜トランジスタは、ソース，ドレイン間の電圧が
せいぜい5V程度しか印加できず、一方、ゲート電圧は約
20V程度以上の高い電圧を印加しないとオンしない。こ
のためにゲート電極数をさらに増大させる必要がある
が、前述した構成による薄膜トランジスタでは、多大の
面積を要し、例えば、画像デイスプレイのスイツチング
素子に適用すると、画素の開口率を低下させるという問
題があつた。また、周辺回路であるスキヤナーに適用す
ると、集積化を低下させるなどの問題があつた。
その他の先行技術としては、特開昭56-26468号、特開昭
59-224822号、特開昭61-292683号公報が有るが、いずれ
も半導体層を屈曲させることにより一本のゲート電極と
半導体層とを複数箇所で交差させた構造の記載はない。
59-224822号、特開昭61-292683号公報が有るが、いずれ
も半導体層を屈曲させることにより一本のゲート電極と
半導体層とを複数箇所で交差させた構造の記載はない。
本発明は上記従来技術の問題点を解決するためになされ
たものであり、本発明の目的は、画素電極の開口率を向
上させることができるポリシリコン薄膜トランジスタを
提供することにある。
たものであり、本発明の目的は、画素電極の開口率を向
上させることができるポリシリコン薄膜トランジスタを
提供することにある。
本発明の他の目的は、ソース，ドレイン間電圧とゲート
電圧とのアンバランスを解消し、集積化を可能にしたポ
リシリコン薄膜トランジスタを提供することにある。
電圧とのアンバランスを解消し、集積化を可能にしたポ
リシリコン薄膜トランジスタを提供することにある。
本発明の一実施例によれば、ゲート配線にポリシリコン
膜を複数回交差させてポリシリコン薄膜トランジスタを
構成することにより、トランジスタの形成領域を低減さ
せ画素電極の開口率を向上させたポリシリコン薄膜トラ
ンジスタが提供される。
膜を複数回交差させてポリシリコン薄膜トランジスタを
構成することにより、トランジスタの形成領域を低減さ
せ画素電極の開口率を向上させたポリシリコン薄膜トラ
ンジスタが提供される。
次に図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明によるポリシリコン薄膜トランジスタの
一実施例を示す要部平面図であり、前述の図と同一部分
は同一符号を付してある。同図において、ゲート配線１
の下層には、ポリシリコン配線３′が蛇行状に４回屈曲
され、図示しないゲート絶縁膜を介して交差させて形成
されており、このゲート配線１の蛇行状ポリシリコン配
線３′との交差部分にはそれぞれゲート電極1c,1d,1e,1
fが形成されるとともに、このポリシリコン配線３′内
には４個のチヤンネルが形成される。
一実施例を示す要部平面図であり、前述の図と同一部分
は同一符号を付してある。同図において、ゲート配線１
の下層には、ポリシリコン配線３′が蛇行状に４回屈曲
され、図示しないゲート絶縁膜を介して交差させて形成
されており、このゲート配線１の蛇行状ポリシリコン配
線３′との交差部分にはそれぞれゲート電極1c,1d,1e,1
fが形成されるとともに、このポリシリコン配線３′内
には４個のチヤンネルが形成される。
このように構成されるポリシリコン薄膜トランジスタ
は、次のようにして形成される。すなわち第３図（Ｂ）
を用いて説明すると、ガラス基板７上にLPCVD法により
ポリシリコン膜を形成した後に第１図に示すように蛇行
状にエツチングして蛇行状ポリシリコン配線３′を形成
する。しかる後、熱酸化によりゲート絶縁膜６を形成し
た上にゲート電極1c,1d,1e,1fおよびゲート配線１を形
成し、パツシベーシヨン膜５で絶縁した後、コンタクト
部にスルーホールを形成し、信号配線２および画素電極
４を形成して完成する。
は、次のようにして形成される。すなわち第３図（Ｂ）
を用いて説明すると、ガラス基板７上にLPCVD法により
ポリシリコン膜を形成した後に第１図に示すように蛇行
状にエツチングして蛇行状ポリシリコン配線３′を形成
する。しかる後、熱酸化によりゲート絶縁膜６を形成し
た上にゲート電極1c,1d,1e,1fおよびゲート配線１を形
成し、パツシベーシヨン膜５で絶縁した後、コンタクト
部にスルーホールを形成し、信号配線２および画素電極
４を形成して完成する。
このような構成によれば、ゲート配線１にポリシリコン
配線３′を複数回交差させ蛇行させたことにより、ゲー
ト配線１の周辺部のみに薄膜トランジスタを集中させて
形成することができる。また、ゲート配線１にポリシリ
コン配線３′を複数回交差させたことにより、その交差
部分にチヤンネル部の個数を容易に複数化できるので、
薄膜トランジスタの集積度を向上させることができる。
配線３′を複数回交差させ蛇行させたことにより、ゲー
ト配線１の周辺部のみに薄膜トランジスタを集中させて
形成することができる。また、ゲート配線１にポリシリ
コン配線３′を複数回交差させたことにより、その交差
部分にチヤンネル部の個数を容易に複数化できるので、
薄膜トランジスタの集積度を向上させることができる。
第２図は本発明によるポリシリコン薄膜トランジスタの
他の実施例を示す要部平面図であり、第１図と同一部分
は同一符号を付してある。同図において、第１図と異な
る点は、ゲート配線１′はポリシリコン配線３′と交差
する部分のみがパターン幅を大きくして形成されてい
る。
他の実施例を示す要部平面図であり、第１図と同一部分
は同一符号を付してある。同図において、第１図と異な
る点は、ゲート配線１′はポリシリコン配線３′と交差
する部分のみがパターン幅を大きくして形成されてい
る。
このような構成においても前述と全く同様の効果が得ら
れるとともに薄膜トランジスタの固有抵抗が増大できる
ので、表面リーク電流を低減させることができる。
れるとともに薄膜トランジスタの固有抵抗が増大できる
ので、表面リーク電流を低減させることができる。
以上説明したように本発明によれば、半導体膜としての
ポリシリコン膜とゲート配線とを複数回交差させたこと
により、ゲート配線の周辺部のみに集中させて薄膜トラ
ンジスタが形成できるので、ソース電極もしくはドレイ
ン電極に接続される画素電極の開口率を大幅に向上させ
ることができるとともに集積化が極めて容易に実現可能
となるなどの極めて優れた効果が得られる。
ポリシリコン膜とゲート配線とを複数回交差させたこと
により、ゲート配線の周辺部のみに集中させて薄膜トラ
ンジスタが形成できるので、ソース電極もしくはドレイ
ン電極に接続される画素電極の開口率を大幅に向上させ
ることができるとともに集積化が極めて容易に実現可能
となるなどの極めて優れた効果が得られる。
第１図は本発明によるポリシリコン薄膜トランジスタの
一実施例を示す要部平面図、第２図は本発明の他の実施
例を示す平面図、第３図（ａ），（ｂ）は従来の構成を
説明する図である。 １……ゲート配線、1c,1d,1e,1f……ゲート電極、２…
…信号配線、３′……ポリシリコン配線、４……画素電
極、５……パツシベーシヨン膜、６……ゲート絶縁膜、
７……ガラス基板、８……ソース領域、９……不純物領
域、10……ドレイン領域。
一実施例を示す要部平面図、第２図は本発明の他の実施
例を示す平面図、第３図（ａ），（ｂ）は従来の構成を
説明する図である。 １……ゲート配線、1c,1d,1e,1f……ゲート電極、２…
…信号配線、３′……ポリシリコン配線、４……画素電
極、５……パツシベーシヨン膜、６……ゲート絶縁膜、
７……ガラス基板、８……ソース領域、９……不純物領
域、10……ドレイン領域。
フロントページの続き (72)発明者 鈴木 堅吉 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 白橋 和男 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内
Claims (2)
- 【請求項１】基板と、半導体層と、ゲート絶縁膜と、ゲ
ート電極と、ゲート配線と、ソース電極と、ドレイン電
極とを有し、上記基板と上記ゲート電極の間に上記半導
体層が有り、上記半導体層を屈曲させることにより一本
の上記ゲート電極と上記半導体層とを複数箇所で交差さ
せた構造を有することを特徴とする薄膜トランジスタ。 - 【請求項２】上記ゲート電極は上記ゲート配線よりも幅
が大きいことを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231105A JPH0680828B2 (ja) | 1985-10-18 | 1985-10-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231105A JPH0680828B2 (ja) | 1985-10-18 | 1985-10-18 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292370A JPS6292370A (ja) | 1987-04-27 |
| JPH0680828B2 true JPH0680828B2 (ja) | 1994-10-12 |
Family
ID=16918374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231105A Expired - Fee Related JPH0680828B2 (ja) | 1985-10-18 | 1985-10-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680828B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669780B2 (ja) * | 1994-02-24 | 1997-10-29 | 株式会社ジーティシー | シリコン薄膜トランジスタ構造体およびそれを用いたアクティブマトリクス型液晶表示装置 |
| CN100477247C (zh) | 1994-06-02 | 2009-04-08 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| US5608557A (en) * | 1995-01-03 | 1997-03-04 | Xerox Corporation | Circuitry with gate line crossing semiconductor line at two or more channels |
| US5929464A (en) * | 1995-01-20 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-optical device |
| TW345654B (en) | 1995-02-15 | 1998-11-21 | Handotai Energy Kenkyusho Kk | Active matrix display device |
| JPH09298305A (ja) * | 1996-05-08 | 1997-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびかかる薄膜トランジスタを有する液晶表示装置 |
| JPH1051007A (ja) * | 1996-08-02 | 1998-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN101009322B (zh) * | 2001-11-09 | 2012-06-27 | 株式会社半导体能源研究所 | 发光器件 |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP3939666B2 (ja) * | 2002-01-18 | 2007-07-04 | 株式会社半導体エネルギー研究所 | 発光装置及び電子機器 |
| TWI280532B (en) | 2002-01-18 | 2007-05-01 | Semiconductor Energy Lab | Light-emitting device |
| JP3706107B2 (ja) * | 2002-01-18 | 2005-10-12 | 株式会社半導体エネルギー研究所 | 発光装置及び電子機器 |
| JP4490403B2 (ja) * | 2002-01-18 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US7592980B2 (en) | 2002-06-05 | 2009-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7221095B2 (en) * | 2003-06-16 | 2007-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method for fabricating light emitting device |
| TWI470327B (zh) * | 2008-01-08 | 2015-01-21 | Au Optronics Corp | 畫素結構 |
| TWI396911B (zh) * | 2008-01-08 | 2013-05-21 | Au Optronics Corp | 畫素結構 |
| TWI713943B (zh) * | 2013-09-12 | 2020-12-21 | 日商新力股份有限公司 | 顯示裝置及電子機器 |
-
1985
- 1985-10-18 JP JP60231105A patent/JPH0680828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292370A (ja) | 1987-04-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |