JPH0681409B2

JPH0681409B2 - Circuit and circuit breaker control device

Info

Publication number: JPH0681409B2
Application number: JP61016264A
Authority: JP
Inventors: 一郎有信; 善博畠山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-01-27
Filing date: 1986-01-27
Publication date: 1994-10-12
Anticipated expiration: 2009-10-12
Also published as: JPS62173926A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は回路しゃ断器における事故電流を検出し、電
路の最適な保護を行うための制御装置に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for detecting a fault current in a circuit breaker and optimally protecting an electric circuit.

［従来の技術］第９図に、例えば特開昭60-32211号に示されたような従
来の回路しゃ断器の制御回路を示す。図において、３相
電源に接続される電源側端子（101），（102），（10
3）はそれぞれ開離接点（210），（202），（203）を介
して各対応する負荷側端子（301）（302），（303）に
接続されている。電源側端子（101），（102），（10
3）と負荷側端子（301），（302），（303）との間の各
電路には各相ごとに電流検出用の変流器（21），（2
2），（23）がそれぞれ設けられている。各変流器（2
1），（22），（23）の２次側には２次出力の絶対値を
得るための全波整流回路（31），（32），（33）がそれ
ぞれ接続されている。各全波整流回路（31），（32），
（33）の出力側に負担回路（41），（42），（43）がそ
れぞれ接続されている。各負担回路（41），（42），
（43）の各第１の出力端子は対応する信号変換回路（9
1），（92），（93）にそれぞれ接続されている。信号
変換回路（91），（92），（93）は各負担回路（41），
（42），（43）に誘起する出力信号の実効値または平均
値を得るためのものである。信号変換回路（91），（9
2）（93）の各出力信号は対応するダイオード（161），
（162），（163）からなるOR回路（160）に入力され
る。負担回路（41），（42），（43）の各第２の出力端
子はそれぞれダイオード（131），（132），（133）か
らなる最大値検出手段としてのOR回路（130）の各入力
端子に接続されている。なお、各負担回路（41），（4
2），（43）の第２の出力端子とは反対側の端部は共通
電位点（アース）に接続されている。OR回路（130）は
交流電路（10）に流れる電流の最大値に対応する信号を
出力する。OR回路（130）の出力側はツエナーダイオー
ド（140）を介して時限発生回路（150）に接続されてい
る。時限発生回路（150）の出力端子はサイリスタ（12
0）のゲートに接続されている。また信号変換回路（9
1），（92），（93）の各出力信号のうち最大のものをO
R回路（160）を介して受信し、デジタル信号に変換する
A/D変換回路（100）が設けられている。A/D変換回路（1
00）の各出力はマイクロコンピュータ（110）に入力さ
れる。A/D変換回路（100）及びマイクロコンピュータ
（110）には作動用電源として電源回路（500）が設けら
れている。またマイクロコンピュータ（110）の出力信
号がサイリスタ（120）に入力されるように構成されて
いる。サイリスタ（120）には直列に釈放形過電流引外
し装置（80）が接続されている。この釈放形過電流引外
し装置は前述の開離接点（201），（202），（203）と
機械的に連動するように構成されている。[Prior Art] FIG. 9 shows a control circuit of a conventional circuit breaker as disclosed in, for example, JP-A-60-32211. In the figure, power supply side terminals (101), (102), (10
3) is connected to the corresponding load-side terminals (301) (302), (303) via the open / close contacts (210), (202), (203), respectively. Power supply side terminals (101), (102), (10
3) and the load side terminals (301), (302), (303) in each circuit, current transformer (21), (2) for current detection for each phase.
2) and (23) are provided respectively. Each current transformer (2
Full-wave rectifier circuits (31), (32), (33) for obtaining the absolute value of the secondary output are connected to the secondary sides of 1), (22), and (23), respectively. Each full-wave rectifier circuit (31), (32),
Burden circuits (41), (42), and (43) are connected to the output side of (33), respectively. Each burden circuit (41), (42),
Each of the first output terminals of (43) has a corresponding signal conversion circuit (9
1), (92) and (93) respectively. The signal conversion circuits (91), (92), (93) are the burden circuits (41),
This is to obtain the effective value or average value of the output signal induced in (42) and (43). Signal conversion circuit (91), (9
2) Each output signal of (93) corresponds to the corresponding diode (161),
It is input to the OR circuit (160) composed of (162) and (163). The respective second output terminals of the burden circuits (41), (42) and (43) are diodes (131), (132) and (133), respectively, and each input of the OR circuit (130) as maximum value detecting means. It is connected to the terminal. In addition, each burden circuit (41), (4
The ends of 2) and (43) opposite to the second output terminal are connected to a common potential point (earth). The OR circuit (130) outputs a signal corresponding to the maximum value of the current flowing through the AC electric circuit (10). The output side of the OR circuit (130) is connected to the time generation circuit (150) via the Zener diode (140). The output terminal of the time generation circuit (150) is a thyristor (12
0) connected to the gate. In addition, the signal conversion circuit (9
1), (92), (93) output signals
Received via R circuit (160) and converted to digital signal
An A / D conversion circuit (100) is provided. A / D conversion circuit (1
Each output of 00) is input to the microcomputer (110). The A / D conversion circuit (100) and the microcomputer (110) are provided with a power supply circuit (500) as an operating power supply. The output signal of the microcomputer (110) is input to the thyristor (120). A release type overcurrent trip device (80) is connected in series to the thyristor (120). This release type overcurrent trip device is configured to mechanically interlock with the above-mentioned break contacts (201), (202), (203).

以上のような構成の回路しゃ断器において交流電路に事
故電流が流れると、各相に対応する変流器（21），（2
2），（23）はそれらに固有の変流比で上記事故電流を
検出し２次側に出力電流を誘起する。各出力電流はそれ
ぞれ全波整流回路（31），（32），（33）により直流化
され、各対応する負担回路（41），（42），（43）にそ
れぞれ供給される。このとき負担回路（41），（42），
（43）に誘起する信号電圧波形は周知の絶対値波形にな
る。各負担回路（41），（42），（43）の出力信号は各
相ごとに信号変換回路（91），（92），（93）によって
それらの実効値または平均値に対応する信号に変換され
る。信号変換回路（91），（92），（93）の実効値また
は平均値出力はOR回路（160）を介してそれらの最大値
がA/D変換回路（100）に入力される。A/D変換回路（10
0）はこのようにして入力されたアナログ信号をデジタ
ル信号に変換する。このデジタル信号はマイクロコンピ
ュータ（110）に入力され、マイクロコンピュータ（11
0）は所定のプログラムに従いこのデジタル信号入力の
レベル判別を実行する。さらに、このレベル判別の結果
に基づいて所定に限時動作を行い、その出力ポート（11
6）から出力信号を発する。マイクロコンピュータ（11
0）の出力ポート（116）から発せられた出力信号は、サ
イリスタ（120）のゲートに印加される。サイリスタ（1
20）はこの信号によりトリガされ、ターンオンし釈放電
磁引外し装置（80）を駆動する。そして釈放形電磁引外
し装置（80）と図示しない作動装置および釈放可能装置
を介して、機械的に連動する開離接点（201），（20
2），（203）が開離し、電路がしゃ断される。When a fault current flows in the AC circuit in the circuit breaker configured as above, the current transformers (21), (2
2) and (23) detect the above-mentioned fault current with a current ratio unique to them and induce an output current on the secondary side. Each output current is converted into a direct current by the full-wave rectifier circuits (31), (32), (33) and supplied to the corresponding burden circuits (41), (42), (43), respectively. At this time, the burden circuits (41), (42),
The signal voltage waveform induced in (43) is a known absolute value waveform. The output signals of the burden circuits (41), (42), (43) are converted into signals corresponding to their effective values or average values by the signal conversion circuits (91), (92), (93) for each phase. To be done. The maximum value of the effective value or average value output of the signal conversion circuits (91), (92) and (93) is input to the A / D conversion circuit (100) via the OR circuit (160). A / D conversion circuit (10
0) converts the analog signal input in this way into a digital signal. This digital signal is input to the microcomputer (110), and the microcomputer (11
0) executes the level discrimination of the digital signal input according to a predetermined program. Further, a predetermined timed operation is performed based on the result of the level discrimination, and the output port (11
The output signal is emitted from 6). Microcomputer (11
The output signal emitted from the output port (116) of 0) is applied to the gate of the thyristor (120). Thyristor (1
20) is triggered by this signal to turn on and drive the release electromagnetic trip device (80). Then, the release contacts (201), (20) mechanically interlocked with each other via a release type electromagnetic trip device (80), an actuating device and a releasable device (not shown).
2) and (203) are opened and the electric circuit is cut off.

一方、負担回路（41），（42），（43）に誘起された事
故電流に対応した電圧信号は、ダイオード（131），（1
32），（133）からなるOR回路（130）に入力される。OR
回路（130）の出力側はツエナーダイオード（140）を介
して時限発生回路（150）に接続されているにで、OR回
路（130）の出力レベルがツエナーダイオード（140）の
ツエナー電圧を越えると時限発生回路（150）に信号が
入力される。時限発生回路（150）はこの信号にもとづ
いて所定の限時動作を行い、サイリスタ（120）のゲー
トをトリガして釈放形電磁引外し装置（80）を駆動し、
回路しゃ断器はすみやかに電路をしゃ断する。On the other hand, the voltage signal corresponding to the fault current induced in the burden circuits (41), (42), (43) is the diodes (131), (1
It is input to the OR circuit (130) consisting of 32) and (133). OR
Since the output side of the circuit (130) is connected to the time generation circuit (150) via the zener diode (140), if the output level of the OR circuit (130) exceeds the zener voltage of the zener diode (140). A signal is input to the time generation circuit (150). The time limit generation circuit (150) performs a predetermined time delay operation based on this signal, triggers the gate of the thyristor (120) to drive the release type electromagnetic trip device (80),
The circuit breaker immediately cuts off the electric circuit.

［発明が解決しようとする問題点］従来の回路しゃ断器の制御装置は、実効値検出回路また
は、所定のしきい値を有するレベル判別回路（ピーク検
出）を介して回路処理を行っているため、例えば第５図
に示すような三元特性（長限時、短限時、瞬時の各動作
モードをもつ）を実現しようとする場合、特に短限時特
性を得ようとする場合には、動作時間が比較的短く（数
10ms−数秒）また時限バンドを広く、所定の反限時特性
を有する時延効果が必要なため実効値検出回路を介する
と、早い動作時間の実現が困難であり、また、レベル判
別回路を介すると精度の高い時延効果を得ることは困難
である。さらに、所定の引き外し時間内に事故電流が無
くなった場合、しゃ断動作を禁止するような慣性動作を
防ぐ手段は実現困難であった。[Problems to be Solved by the Invention] A conventional circuit breaker control device performs circuit processing through an effective value detection circuit or a level determination circuit (peak detection) having a predetermined threshold value. For example, when trying to realize a ternary characteristic (having long time-delay, short time-delay, and instantaneous operation modes) as shown in FIG. 5, especially when trying to obtain a short time-delay characteristic, the operation time Relatively short (number
(10 ms-several seconds) In addition, it is difficult to realize a fast operation time through the effective value detection circuit because it requires a time delay effect that has a wide time band and has a predetermined anti-time characteristic. It is difficult to obtain a highly accurate time delay effect. Further, when the accident current disappears within a predetermined trip time, it is difficult to realize a means for preventing the inertial motion that prohibits the interrupting motion.

この発明は以上のような問題点を解決するためになされ
たものであり、慣性動作のない、良好な三元特性を有す
る高性能な回路しゃ断器の制御回路を提供することを目
的としている。The present invention has been made in order to solve the above problems, and an object thereof is to provide a high-performance control circuit for a circuit breaker that has no inertial motion and has good ternary characteristics.

［問題点を解決するための手段］この発明に係る回路しゃ断器の制御回路は実効値検出回
路の出力信号判別回路とレベル判別回路の間に、マイク
ロコンピュータにより制御されるリセット機能を有する
ピークホールド回路を具備している。[Means for Solving Problems] A control circuit for a circuit breaker according to the present invention has a peak hold having a reset function controlled by a microcomputer between an output signal discrimination circuit and a level discrimination circuit of an effective value detection circuit. It has a circuit.

［作用］ピークホールド回路は所定の周期中に得られる事故電流
のピーク値を判別し、所定の時限を高精度で発生する。
またリセット機能を有するので所定のサンプリング周期
以後の入力信号に対し正確なピークホールドを行い、旧
サンプルホールドデータ（電圧値）が残存しないので、
入力信号が急激に０になった場合には回路しゃ断器のし
ゃ断動作を禁止する。[Operation] The peak hold circuit discriminates the peak value of the fault current obtained during a predetermined cycle and generates a predetermined time period with high accuracy.
In addition, since it has a reset function, accurate peak hold is performed on the input signal after the predetermined sampling period, and the old sample hold data (voltage value) does not remain.
When the input signal suddenly becomes 0, the circuit breaker is prohibited from breaking.

［実施例］第１図にこの発明に係る回路しゃ断器の制御回路の一実
施例を示す。第１図において、第９図に示す従来例と同
一の番号を付したものは同一の機能を有するものとす
る。[Embodiment] FIG. 1 shows an embodiment of a control circuit for a circuit breaker according to the present invention. In FIG. 1, the components having the same numbers as those in the conventional example shown in FIG. 9 have the same functions.

３相電源に接続される電源側端子（101），（102），
（103）はそれぞれ開離接点（201），（202），（203）
を介して各対応する負荷側端子（301），（302），（30
3）に接続されている。電源側端子（101），（102），
（103）と負荷側端子（301），（302），（303）との間
の各電路には各相ごとに電流検出用の変流器（21），
（22），（23）がそれぞれ設けられている。各変流器
（21），（22），（23）の２次側には２次出力の絶対値
を得るための全波整流回路（31），（32），（33）がそ
れぞれ接続されている。各全波整流回路（31），（3
2），（33）の出力側に負担回路（41），（42），（4
3）がそれぞれ接続されている。各負担回路（41），（4
2），（43）の各第１の出力端子（レベル微調整された
信号の出力端子）は、入力された信号のうち最大の信号
源の信号のみを出力するように構成された最大相弁別回
路（400）に接続されている。最大相弁別回路（400）に
より弁別された信号を出力する出力端子は信号変換回路
（900）に接続されている。信号変換回路（900）は、最
大相弁別回路（400）により弁別された信号の実効値ま
たは平均値を得るためのものである。負担回路（41），
（42），（43）の各第２の出力端子はそれぞれダイオー
ド（131），（132），（133）よりなる電流検出手段の
第２の出力信号を得るために最大値検出手段としてのOR
回路（130）の各入力端子に接続されている。なお、各
負担回路（41），（42），（43）の第２の出力端子とは
反対側の端部は共通電位点（アース）に接続されてい
る。ここで、変流器（21），（22），（23），全波整流
回路（31），（32），（33）負担回路（41），（42），
（43）は交流電路（10）の電流を検出する電流検出回路
（200）を構成している。OR回路（130）は交流電路（1
0）に流れる電流の最大値に対応する信号を出力する。O
R回路（130）の出力側は第３のレベル判別手段であるツ
エナーダイオード（140）を介して時限発生回路（150）
に接続されている。第３の時限発生手段として時限発生
回路（150）の出力端子はサイリスタ（120）のゲートに
接続されている。前記OR回路（130）の出力側はピーク
ホールド回路（600）に接続され、ピークホールド回路
（600）はマイクロコンピュータ（110）により制御され
るように接続されている。Power supply side terminals (101), (102), which are connected to the three-phase power supply
(103) is a break contact (201), (202), (203), respectively.
Through the corresponding load side terminals (301), (302), (30
3) is connected to. Power supply side terminals (101), (102),
A current transformer (21) for current detection is provided for each phase in each electric path between the (103) and the load side terminals (301), (302), (303).
(22) and (23) are provided respectively. Full-wave rectifier circuits (31), (32), (33) for obtaining the absolute value of the secondary output are connected to the secondary side of each current transformer (21), (22), (23), respectively. ing. Each full-wave rectifier circuit (31), (3
2), (33) output side load circuit (41), (42), (4
3) are connected respectively. Each burden circuit (41), (4
Each of the first output terminals (2) and (43) (the output terminal of the signal whose level has been finely adjusted) is configured to output only the signal of the maximum signal source among the input signals, and the maximum phase discrimination. Connected to the circuit (400). The output terminal that outputs the signal discriminated by the maximum phase discrimination circuit (400) is connected to the signal conversion circuit (900). The signal conversion circuit (900) is for obtaining an effective value or an average value of the signals discriminated by the maximum phase discrimination circuit (400). Burden circuit (41),
The second output terminals of (42) and (43) are ORed as the maximum value detecting means to obtain the second output signal of the current detecting means composed of the diodes (131), (132) and (133), respectively.
It is connected to each input terminal of the circuit (130). The ends of the burden circuits (41), (42) and (43) on the opposite side of the second output terminal are connected to a common potential point (earth). Here, current transformers (21), (22), (23), full-wave rectifier circuits (31), (32), (33) burden circuits (41), (42),
(43) constitutes a current detection circuit (200) for detecting the current of the AC circuit (10). The OR circuit (130) is an AC circuit (1
The signal corresponding to the maximum value of the current flowing in 0) is output. O
The output side of the R circuit (130) is provided with a time generation circuit (150) via a zener diode (140) which is a third level discrimination means.
It is connected to the. The output terminal of the time generation circuit (150) as the third time generation means is connected to the gate of the thyristor (120). The output side of the OR circuit (130) is connected to the peak hold circuit (600), and the peak hold circuit (600) is connected so as to be controlled by the microcomputer (110).

次に、信号変換回路（900）およびピークホールド回路
（600）の各出力端子はA/D変換回路（100）に接続され
ている。A/D変換回路（100）の各出力はマイクロコンピ
ュータ（110）に入力される。A/D変換回路（100）及び
マイクロコンピュータ（110）の作動用電源として電源
回路（500）が設けられている。またマイクロコンピュ
ータ（110）の出力信号がサイリスタ（120）に入力され
るように構成されている。サイリスタ（120）には直列
に釈放形過電流引外し装置（80）が接続されている。こ
の釈放形過電流引外し装置は前述の開離接点（201），
（202），（203）と機械的に連動するように構成されて
いる。Next, each output terminal of the signal conversion circuit (900) and the peak hold circuit (600) is connected to the A / D conversion circuit (100). Each output of the A / D conversion circuit (100) is input to the microcomputer (110). A power supply circuit (500) is provided as a power supply for operating the A / D conversion circuit (100) and the microcomputer (110). The output signal of the microcomputer (110) is input to the thyristor (120). A release type overcurrent trip device (80) is connected in series to the thyristor (120). This release type overcurrent trip device has the above-mentioned opening / closing contact (201),
It is configured to mechanically interlock with (202) and (203).

第２図にピークホールド回路（600）の具体的な回路構
成を示す。各相のOR回路（130）の出力信号が与えられ
る入力端子（601）はオペレーショナルアンプ（以下OP
アンプと略称する）（OP1）の一入力端子に接続され、O
Pアンプ（OP1）の出力端子はダイオード（D2）、抵抗
（R1）を介してコンデンサ（C1）を充電するように接続
されている。ダイオード（D2）はコンデンサ（C1）の放
電を阻止するように接続され、ピークホールド効果を得
ている。ダイオード（D1）はOPアンプ（OP1）の出力端
子およびもう一つの入力端子に接続され、ダイオード
（D2）のスレッシホールド電圧の影響をキャンセルする
ように構成されている。抵抗（R3）はコンデンサ（C1）
と並列に接続され放電回路を構成するが、この抵抗値は
ピークホールド機能に影響しないレベルに選定されてい
る。また抵抗（R1）はコンデンサ（C1）への充電電流の
制限用抵抗であり、この抵抗値もピークホールド機能に
影響しないレベルに選定されている。抵抗（R4）および
トランジスタ（TR1）のコレクタ、エミッタは直列に接
続され、かつコンデンサ（C1）に対しては並列に接続さ
れており、コンデンサ（C1）の強制放電回路を構成して
いる。トランジスタ（TR1）のベースは抵抗（R5）を介
してマイクロコンピュータ（110）の制御信号を受ける
ように接続されている。コンデンサ（C1）の一端はOPア
ンプ（OP2）の一入力端子に接続され、OPアンプ（OP2）
の出力端子は第１図のA/D変換回路（100）への信号を出
力するための出力端子（602）に接続され、かつOPアン
プ（OP2）のもう一方の入力端子に接続されている。抵
抗（R2）はOPアンプ（OP1）のもう一方の入力端子に接
続され、ダイオード（D1）のバイアス電流を供給するよ
うに構成されている。FIG. 2 shows a specific circuit configuration of the peak hold circuit (600). The input terminal (601) to which the output signal of the OR circuit (130) for each phase is applied is an operational amplifier (hereinafter OP
It is connected to one input terminal of OP1)
The output terminal of the P amplifier (OP1) is connected to charge the capacitor (C1) through the diode (D2) and the resistor (R1). The diode (D2) is connected so as to prevent discharge of the capacitor (C1), and a peak hold effect is obtained. The diode (D1) is connected to the output terminal and another input terminal of the OP amplifier (OP1), and is configured to cancel the influence of the threshold voltage of the diode (D2). The resistor (R3) is the capacitor (C1)
Although it is connected in parallel with the discharge circuit to configure a discharge circuit, this resistance value is selected to a level that does not affect the peak hold function. The resistor (R1) is a resistor for limiting the charging current to the capacitor (C1), and this resistor value is also selected as a level that does not affect the peak hold function. The resistor (R4) and the collector (emitter) of the transistor (TR1) are connected in series and are connected in parallel to the capacitor (C1) to form a forced discharge circuit for the capacitor (C1). The base of the transistor (TR1) is connected to receive the control signal of the microcomputer (110) via the resistor (R5). One end of the capacitor (C1) is connected to one input terminal of the OP amplifier (OP2), and the OP amplifier (OP2)
The output terminal of is connected to the output terminal (602) for outputting a signal to the A / D conversion circuit (100) in FIG. 1, and is also connected to the other input terminal of the OP amplifier (OP2). . The resistor (R2) is connected to the other input terminal of the OP amplifier (OP1) and is configured to supply the bias current of the diode (D1).

第６図に示すブロック図および第７図に示すフローチャ
ートを用いて、マイクロコンピュータ（110）の構成お
よび処理過程を説明する。第６図においてマイクロコン
ピュータ（110）はデータバス（112）およびアドレスバ
ス（113）を介してCPU（111）,ROM（114）,RAM（115）
およびI/Oポート（116）で構成されている。データバス
（112）およびアドレスバス（113）の一部はA/D変換回
路（100）に接続されている。一般にROM（114）には所
定の信号処理を実行するためのプログラムを含み、CPU
（111）は所定のクロック信号に同期してプログラムを
実行する。またRAM（115）は信号処理に必要なレジスタ
として機能する。第７図に示すフローチャートには、基
本的な機能として少なくとも入力信号の第１のレベル判
別手段（ステップ３）、およびレベル判別された値によ
り所定の限時動作を実行する第１の時限発生手段（ステ
ップ５）が含まれている。このフローチャートには所定
の放熱特性（電路および負荷の放熱特性）に沿った低減
率をもって経時的にリッセト動作を実行するように構成
されたリセット手段（ステップ９）も含まれている。The configuration and processing steps of the microcomputer (110) will be described with reference to the block diagram shown in FIG. 6 and the flowchart shown in FIG. In FIG. 6, the microcomputer (110) has a CPU (111), ROM (114), RAM (115) via a data bus (112) and an address bus (113).
And I / O ports (116). A part of the data bus (112) and the address bus (113) are connected to the A / D conversion circuit (100). Generally, the ROM (114) contains a program for executing predetermined signal processing, and the CPU
(111) executes the program in synchronization with a predetermined clock signal. The RAM (115) functions as a register necessary for signal processing. In the flowchart shown in FIG. 7, at least a first level discriminating means (step 3) of the input signal as a basic function, and a first time period generating means (for executing a predetermined time-delaying operation according to the level discriminated value ( Step 5) is included. The flowchart also includes resetting means (step 9) configured to execute the reset operation with a reduction rate along a predetermined heat radiation characteristic (heat radiation characteristic of the electric circuit and the load).

この発明に係る回路しゃ断器は以上のように構成されて
いるので、交流電路に事故電流が流れると、各相に対応
する変流器（21），（22），（23）はそれらに固有の整
流比で上記事故電流を検出し二次側に出力電流を誘起す
る。各出力電流はそれぞれ全波整流回路（31），（3
2），（33）により直流化され、各対応する負担回路（4
1），（42），（43）にそれぞれ供給される。このとき
負担回路（41），（42），（43）に誘起する信号電圧波
形は周知の絶対値波形になる。各負担回路（41），（4
2），（43）の出力信号は各相の信号のうち最大相の信
号のみを弁別し出力する最大値弁別回路（400）を介し
信号変換回路（900）に入力され、それらの実効値また
は平均値に対応する信号に変換される。信号変換回路
（900）の実効値または平均値出力はA/D変換回路（10
0）に入力される。A/D変換回路（100）はこのようにし
て入力されたアナログ信号をデジタル信号に変換する。
このデジタル信号はマイクロコンピュータ（110）に入
力され、マイクロコンピュータ（110）は所定のプログ
ラムに従いこのデジタル信号入力のレベル判別を実行す
る。さらに、このレベル判別の結果に基づいて所定の限
時動作を行い、その出力ポート（116）から出力信号を
発する。マイクロコンピュータ（110）の出力ポート（1
16）から発せられた出力信号は、サイリスタ（120）の
ゲートに印加される。サイリスタ（120）はこの信号に
よりトリガされ、ターンオンし釈放形電磁引外し装置
（80）を駆動する。そして釈放形電磁引外し装置（80）
と図示しない作動装置および釈放可能装置を介して、機
械的に連動する開離接点（201），（202），（203）が
開離し、電路がしゃ断される。Since the circuit breaker according to the present invention is configured as described above, the current transformers (21), (22), (23) corresponding to the respective phases are unique to them when a fault current flows in the AC circuit. The fault current is detected by the rectification ratio of and the output current is induced on the secondary side. Each output current is a full-wave rectifier circuit (31), (3
2) and (33) are converted to DC, and the corresponding burden circuits (4
It is supplied to 1), (42) and (43) respectively. At this time, the signal voltage waveforms induced in the burden circuits (41), (42), (43) are known absolute value waveforms. Each burden circuit (41), (4
The output signals of 2) and (43) are input to the signal conversion circuit (900) via the maximum value discrimination circuit (400) that discriminates and outputs only the signal of the maximum phase among the signals of each phase, and the effective value or It is converted into a signal corresponding to the average value. The effective value or average value output of the signal conversion circuit (900) is the A / D conversion circuit (10
It is input to 0). The A / D conversion circuit (100) converts the analog signal thus input into a digital signal.
This digital signal is input to the microcomputer (110), and the microcomputer (110) executes the level determination of this digital signal input according to a predetermined program. Further, a predetermined time-delay operation is performed based on the result of the level discrimination, and an output signal is output from the output port (116). Microcomputer (110) output port (1
The output signal from 16) is applied to the gate of thyristor (120). The thyristor (120) is triggered by this signal to turn on and drive the release type electromagnetic trip device (80). And release type electromagnetic trip device (80)
The mechanically interlocking open / close contacts (201), (202), (203) are opened via an actuating device and a releasable device (not shown), and the electric circuit is cut off.

また一方、負担回路（41），（42），（43）に誘起され
た事故電流に対応した電圧信号は、ダイオード（13
1），（132），（133）からなるOR回路（130）に入力さ
れる。OR回路（130）の出力側はツエナーダイオード（1
40）を介して時限発生回路（150）に接続されているの
で、OR回路（130）の出力レベルがツエナーダイオード
（140）のツエナー電圧を越えると時限発生回路（150）
に信号が入力される。時限発生回路（150）はこの信号
にもとづいて所定の限時動作を行い、サイリスタ（12
0）のゲートをトリガして釈放形電磁引外し装置（80）
を駆動し、回路しゃ断器はすみやかに電路をしゃ断す
る。On the other hand, the voltage signal corresponding to the fault current induced in the burden circuits (41), (42), (43) is the diode (13
It is input to the OR circuit (130) consisting of 1), (132) and (133). The output side of the OR circuit (130) is a Zener diode (1
40) is connected to the time generation circuit (150), so when the output level of the OR circuit (130) exceeds the zener voltage of the zener diode (140), the time generation circuit (150).
A signal is input to. The time limit generation circuit (150) performs a predetermined time limit operation based on this signal, and the thyristor (12
0) Trigger gate to release type electromagnetic trip device (80)
The circuit breaker immediately shuts off the electric circuit.

第１図のOR回路（130）により得られたOR信号が第２図
に示す入力端子（601）に第３図に示すような波形とし
て入力されたならば（r,s,tは相の略称）、この入力信
号はバッファー回路およびダイオード（D2）のスレッシ
ホールド電圧補正回路を兼ねたOPアンプ（OP1）の一入
力端子へ入力される。OPアンプ（OP1）の出力信号はダ
イオード（D2）および抵抗（R2）を介してコンデンサ
（C1）を充電し、第４図に示すようなピークホールドを
得る。コンデンサ（C1）のピークホールド信号はバッフ
ァー回路を構成するOPアンプ（OP2）の一入力端子へ入
力される。OPアンプ（OP2）の出力信号は、第１図のA/D
変換回路（100）へ出力され、所定の処理が行われる。
抵抗（R2）はダイオード（D1）へバイアス電流を供給す
るために接続されており、ダイオード（D2）のスレッシ
ホールド電圧と等価な電圧を発生させ、コンデンサ（C
1）を充電するための電圧を補正する。If the OR signal obtained by the OR circuit (130) in FIG. 1 is input to the input terminal (601) shown in FIG. 2 as a waveform as shown in FIG. 3, (r, s, t are phase Abbreviation), this input signal is input to one input terminal of an OP amplifier (OP1) that also serves as a buffer circuit and a threshold voltage correction circuit for the diode (D2). The output signal of the OP amplifier (OP1) charges the capacitor (C1) via the diode (D2) and the resistor (R2) to obtain the peak hold as shown in FIG. The peak hold signal of the capacitor (C1) is input to one input terminal of the OP amplifier (OP2) that constitutes the buffer circuit. The output signal of the OP amplifier (OP2) is A / D in Fig. 1.
It is output to the conversion circuit (100) and a predetermined process is performed.
The resistor (R2) is connected to supply the bias current to the diode (D1), generates a voltage equivalent to the threshold voltage of the diode (D2), and connects the capacitor (C2).
1) Correct the voltage for charging.

コンデンサ（C1）に充電されたピークホールド値はA/D
変換処理により第１図のマイクロコンピュータ（110）
に入力され、所定の処理が行われる。前述のA/D変換処
理が完了した時点で次のピーク値検出を行うために、コ
ンデンサ（C1）に蓄えられた電荷をあらかじめ設定され
たタイミングでトランジスタ（TR1）により強制放電さ
せることにより、旧ピークホールドはリセットされる。
トランジスタ（TR1）はピークホールド制御のゲートコ
ントロール機能および強制放電のリセット制御機能を兼
ねている。第４図は以上の動作を示したもので、A/D変
換を行った後、強制放電のリセット動作を行うモードが
示されている。The peak hold value charged in the capacitor (C1) is A / D
By the conversion process, the microcomputer (110) shown in FIG.
Is input to and predetermined processing is performed. In order to detect the next peak value when the above A / D conversion processing is completed, the electric charge stored in the capacitor (C1) is forcibly discharged by the transistor (TR1) at a preset timing. Peak hold is reset.
The transistor (TR1) has both a gate control function for peak hold control and a reset control function for forced discharge. FIG. 4 shows the above operation, and shows the mode in which the reset operation of the forced discharge is performed after the A / D conversion.

マイクロコンピュータ（110）が起動され、動作可能状
態になると、第４図のフローチャートに示されたプログ
ラムがスタートし、システムの初期化（すなわち、I/O
ポートの設定、フラグのセット／リセットなど）が実行
され（ステップ１）過電流検出のメイン処理フローに入
る。次にA/D変換回路（100）を制御して信号変換回路
（900）から出力された最大の電流が流れる相に対応す
る電流の実効値または平均値の信号をデジタル信号に変
換し（ステップ２）、マイクロコンピュータ（110）内
のRAM（115）（第６図）に書込む（A/D変換処理）。次
にRAM（115）に書込まれた入力信号データに関し、その
値が過電流値であるか否かの判別動作を実行する（ステ
ップ３）。この判別動作は実効値または平均値の信号に
対する第１のレベル判別動作およびピークホールド値の
信号に対する第２のレベル判別動作を含む。その結果過
電流でないと判断した場合は第７図における蓄熱ルーチ
ンから外れて後述する放熱ルーチンを通り再び上述のA/
D変換処理（ステップ２）に戻る。過電流であると判断
した場合は、まず蓄熱フラグＨをセットし（ステップ
４）、入力信号のレベルに応じた時限の計時動作を実行
すべくCPU（111）内のレジスタまたはRAM（115）を用い
て所定の単位時間こどに所定の蓄熱ビット数の加算を行
う（ステップ５）。上記所定の蓄熱ビット数は第５図に
示す回路しゃ断器の引き外し特性に沿った限時動作を実
現するように選択されている。この限時動作は前記第１
のレベル判別の結果に基づく第１の時限発生動作および
第２のレベル判別結果に基づく第２の時限発生動作を含
み、それぞれ第５図の長限時用反限時特性および短限時
用反限時特性に対応する限時動作を行う。次に、加算さ
れたビット数が所定の時限に対応する値に達したか否か
の判別動作を行い（ステップ６）、加算されたビット数
が所定の時限に対応する値に達していない場合はメイン
フローから外れて前述のA/D変換処理（ステップ２）に
戻る。加算されたビット数が所定の時限に対応する値に
達した場合は、I/Oポート（116）を介してサイリスタ
（120）をトリガし、出力装置（80）を駆動させる（ス
テップ７）。過電流か否かの判断（ステップ３）を行
い、過電流でないと判断されると、（ステップ８）へ進
む。（ステップ８）から（ステップ11）までは放熱ルー
チンを形成し、（ステップ８）において蓄熱フラグＨが
セットされているか否かの判別を行う。この結果蓄熱フ
ラグＨがセットされている場合は蓄熱ルーチンにおいて
加算計数されたビット数から所定の単位時間ごとに所定
の放熱ビット数を減算する。この減算によりビットの計
数値が０になった場合は蓄熱フラグＨをリセットする
（ステップ９）。蓄熱フラグＨがセットされていない場
合は直線A/D変換処理（ステップ２）に戻る。また（ス
テップ10）において（ステップ９）で減算されたビット
の計数値が完全にリセットされているか否かを判別し、
完全にリセットされていない時はそのままA/D変換処理
（ステップ２）に戻る。ビットの計数値が完全にリセッ
トされている場合、蓄熱フラグＨをリセットし（ステッ
プ11）、A/D変換処理（ステップ２）に戻る。When the microcomputer (110) is activated and becomes operable, the program shown in the flowchart of FIG. 4 is started to initialize the system (ie, I / O).
Port setting, flag setting / reset, etc. are executed (step 1) to enter the main processing flow of overcurrent detection. Next, by controlling the A / D conversion circuit (100), the signal of the effective value or the average value of the current output from the signal conversion circuit (900) corresponding to the phase in which the maximum current flows is converted into a digital signal (step 2) Write in the RAM (115) (Fig. 6) in the microcomputer (110) (A / D conversion process). Next, with respect to the input signal data written in the RAM (115), an operation of determining whether the value is an overcurrent value is executed (step 3). This discriminating operation includes a first level discriminating operation for the signal of the effective value or the average value and a second level discriminating operation for the signal of the peak hold value. As a result, when it is determined that the current is not overcurrent, the heat storage routine in FIG.
Return to the D conversion process (step 2). When it is determined that the current is an overcurrent, first the heat storage flag H is set (step 4), and the register in the CPU (111) or RAM (115) is executed to execute the timekeeping operation according to the level of the input signal. A predetermined heat storage bit number is added for each predetermined unit time (step 5). The predetermined number of heat storage bits is selected so as to realize the timed operation according to the trip characteristic of the circuit breaker shown in FIG. This timed operation is the same as the first
Including the first time generation operation based on the result of the level determination and the second time generation operation based on the second level determination result, the long-time anti-time characteristic and the short time anti-time characteristic of FIG. Perform corresponding time delay operation. Next, it is determined whether or not the added bit number has reached the value corresponding to the predetermined time period (step 6), and when the added bit number has not reached the value corresponding to the predetermined time period. Returns from the main flow and returns to the A / D conversion process (step 2). When the number of added bits reaches a value corresponding to a predetermined time period, the thyristor (120) is triggered via the I / O port (116) to drive the output device (80) (step 7). Whether or not it is an overcurrent is determined (step 3), and when it is determined that it is not an overcurrent, the process proceeds to (step 8). A heat dissipation routine is formed from (step 8) to (step 11), and it is determined in (step 8) whether or not the heat storage flag H is set. As a result, when the heat storage flag H is set, the predetermined heat radiation bit number is subtracted from the bit number added and counted in the heat storage routine every predetermined unit time. When the bit count value becomes 0 by this subtraction, the heat storage flag H is reset (step 9). If the heat storage flag H is not set, the process returns to the straight line A / D conversion process (step 2). Also, in (step 10), it is determined whether or not the count value of the bit subtracted in (step 9) is completely reset,
If not completely reset, the process directly returns to the A / D conversion process (step 2). When the bit count value is completely reset, the heat storage flag H is reset (step 11) and the process returns to the A / D conversion process (step 2).

次に、A/D変換処理（ステップ２）の詳細を第８図に示
す。A/D変換ルーチンの処理がスタートする（ステップ1
00）と、実効値または平均値に相応する信号変換回路
（900）の出力信号をA/D変換処理（ステップ101）にて
行い、得られたデジタル量を所定のレジスタへ書き込
む。次に、ピークホールド回路（600）のトランジスタ
（TR1）を制御してピーク値をサンプルホールド（S/H）
する処理を行い（ステップ102）、得られたピーク信号
値をA/D変換処理（ステップ103）を介してデジタル量に
変換し、所定のレジスタへ書き込み、次の過電流判別
（第７図ステップ３）へデータを転送する。次に、この
A/D変換処理ルーチンを終了する時、ピークホールド信
号をリセットするため、サンプルホールド（S/H）リセ
ット（ステップ104）を介し、前述のトランジスタ（TR
1）を制御してコンデンサ（C1）の電荷を強制放電し
て、他のピークホールドタイミングに備え、このA/D変
換処理ルーチンをぬけるように動作する。このようにし
て第５図に示す特性曲線に沿った限時動作が実行され
る。Next, FIG. 8 shows the details of the A / D conversion process (step 2). A / D conversion routine processing starts (step 1
00) and the output signal of the signal conversion circuit (900) corresponding to the effective value or the average value in the A / D conversion process (step 101), and the obtained digital amount is written in a predetermined register. Next, control the transistor (TR1) of the peak hold circuit (600) to sample and hold the peak value (S / H)
Is performed (step 102), the obtained peak signal value is converted into a digital amount through the A / D conversion process (step 103), and it is written into a predetermined register, and the next overcurrent determination (step in FIG. 7). Transfer the data to 3). Then this
When the A / D conversion processing routine is finished, the peak hold signal is reset, so that the transistor (TR) described above is reset via the sample hold (S / H) reset (step 104).
1) is controlled to forcibly discharge the electric charge of the capacitor (C1) and prepares for another peak hold timing, and operates to bypass this A / D conversion processing routine. In this way, the timed operation along the characteristic curve shown in FIG. 5 is executed.

［効果］以上説明したように、この発明に係る回路しゃ断器の制
御装置は、比較的事故電流の大きい領域でピークホール
ド回路を用いて事故電流を検出し、それに基づく時限発
生をマイクロコンピュータで処理するため、高精度で安
定した短限時特性を得ることができる。またピークホー
ルド回路はリセット機能を有するため、所定のサンプリ
ング周期以後の入力信号に対し正確なピークホールドが
可能である。さらに、旧サンプルホールドデータが残存
しないので、入力信号が急激に０になった場合にも十分
追随でき、慣性動作を防止するのに有効である。[Effect] As described above, the control device for a circuit breaker according to the present invention detects a fault current using a peak hold circuit in a region where the fault current is relatively large, and processes a time generation based on the fault current with a microcomputer. Therefore, highly accurate and stable short time-delay characteristics can be obtained. Further, since the peak hold circuit has a reset function, it is possible to perform accurate peak hold for an input signal after a predetermined sampling period. Furthermore, since the old sample hold data does not remain, it is possible to sufficiently follow the case where the input signal suddenly becomes 0, which is effective in preventing the inertial operation.

[Brief description of drawings]

第１図はこの発明に係る回路しゃ断器の制御装置の一実
施例を示すブロック図、第２図はこの発明に係る回路し
ゃ断器の制御装置におけるピークホールド回路（600）
の構成を示す図、第３図および第４図はこの発明に係る
回路しゃ断器において処理される信号波形を示す図、第
５図はこの発明に係る回路しゃ断器の電路及び負荷の耐
熱量特性並びに回路しゃ断器の動作特性を示す特性図、
第６図は第１図に示すマイクロコンピュータ（110）の
構成を示すブロック図、第７図、第８図はマイクロコン
ピュータ（110）において実行されるプログラムのフロ
ーチャートを示す図、第９図は従来の回路しゃ断器を示
すブロック図である。図中（400）は最大相弁別回路、（900）は信号変換回
路、（110）はマイクロコンピュータ、（80）は引き外
し装置、（201），（202），（203）は引き外し装置に
よって動作される開離接点である。FIG. 1 is a block diagram showing an embodiment of a control device for a circuit breaker according to the present invention, and FIG. 2 is a peak hold circuit (600) in a control device for a circuit breaker according to the present invention.
FIG. 3, FIG. 3 and FIG. 4 are diagrams showing signal waveforms processed in the circuit breaker according to the present invention, and FIG. 5 is a heat resistance characteristic of a circuit and a load of the circuit breaker according to the present invention. And a characteristic diagram showing operating characteristics of the circuit breaker,
FIG. 6 is a block diagram showing the configuration of the microcomputer (110) shown in FIG. 1, FIGS. 7 and 8 are flowcharts of programs executed by the microcomputer (110), and FIG. 3 is a block diagram showing the circuit breaker of FIG. In the figure, (400) is a maximum phase discrimination circuit, (900) is a signal conversion circuit, (110) is a microcomputer, (80) is a trip device, and (201), (202), (203) are trip devices. It is a break contact that is operated.

Claims

[Claims]

1. A current detecting means for detecting a fault current occurring in a plurality of phases of an AC electric circuit, and a maximum secondary output signal among secondary output signals corresponding to currents of respective phases of the current detecting means. Maximum phase discriminating means for discriminating the phase including, maximum value detecting means for outputting the maximum signal of the secondary output signal of the current detecting means as a secondary output signal, effective value or average of the secondary output signal of the maximum phase discriminating means Signal converting means for obtaining a value, first level determining means for determining the level of the secondary output signal from the signal converting means, and corresponding to a predetermined fault current based on the determination result of the first level determining means A first time generation means for performing a time delay operation, and a second time for judging the level of the output signal of the maximum value detection means.
Level determining means, second time generating means for performing a time delay operation corresponding to a predetermined fault current based on the determination result of the second level determining means, and first determining the level of the output signal of the maximum value detecting means. Three
Level determining means, a third time limit generating means for performing a predetermined time delay operation based on the determination result of the third level determining means, and responding to the time delay operation of the first, second and third time limit generating means. A control device for a circuit breaker, comprising: an output means for outputting a signal for breaking the circuit breaker, wherein at least the first and second level discriminating means and the first
The second time generation means includes a microcomputer, and the second level determination means holds a peak hold circuit section for holding the peak value of the input signal, and the peak hold circuit section holds the peak hold circuit section. A controller for a circuit breaker, comprising a peak hold circuit having a reset circuit section for periodically initializing an old peak hold value under the control of the microcomputer.

2. The third level discriminating means is composed of a comparator having a single threshold value or a plurality of threshold values, and at least the third time period generating means is constructed to realize only an instantaneous operation. The control device for a circuit breaker according to claim 1.