JPH07110101B2

JPH07110101B2 - Circuit and circuit breaker control device

Info

Publication number: JPH07110101B2
Application number: JP61016268A
Authority: JP
Inventors: 一郎有信
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-01-27
Filing date: 1986-01-27
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPS62173930A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は回路しゃ断器、特にその事故電流検出及び電
路の保護に関するものである。Description: TECHNICAL FIELD The present invention relates to a circuit breaker, and more particularly to detection of a fault current and protection of an electric circuit.

［従来の技術］第６図に、例えば特開昭60-32211号に示されたような従
来の回路しゃ断器の制御回路を示す。図において、３相
電源に接続される電源側端子（101），（102），（10
3）はそれぞれ開離接点（201），（202），（203）を介
して各対応する負荷側端子（301），（302），（303）
に接続されている。電源側端子（101），（102），（10
3）と負荷側端子（301），（302），（303）との間の各
電路には各相ごとに電流検出用の変流器（21），（2
2），（23）がそれぞれ設けられている。各変流器（2
1），（22），（23）の２次側には２次出力の絶対値を
得るための全波整流回路（31），（32），（33）がそれ
ぞれ接続されている。各全波整流回路（31），（32），
（33）の出力側に負担回路（41），（42），（43）がそ
れぞれ接続されている。各負担回路（41），（42），
（43）の各第１の出力端子は対応する信号変換回路（9
1），（92），（93）にそれぞれ接続されている。信号
変換回路（91），（92），（93）は各負担回路（41），
（42），（43）に誘起する出力信号の実効値または平均
値を得るためのものである。信号変換回路（91），（9
2），（93）の各出力信号は対応するダイオード（16
1），（162），（163）からなるOR回路（160）に入力さ
れる。負担回路（41），（42），（43）の各第２の出力
端子はそれぞれダイオード（131），（132），（133）
からなる最大値検出手段としてのOR回路（130）の各入
力端子に接続されている。なお、各負担回路（41），
（42），（43）の第２の出力端子とは反対側の端部は共
通電位点（アース）に接続されている。OR回路（130）
は交流電路（10）に流れる電流の最大値に対応する信号
を出力する。OR回路（130）の出力側はツエナーダイオ
ード（140）を介して時限発生回路（150）に接続されて
いる。時限発生回路（150）の出力端子はサイリスタ（1
20）のゲートに接続されている。また信号変換回路（9
1），（92），（93）の各出力信号のうち最大のものをO
R回路（160）を介して受信し、デジタル信号に変換する
A/D変換回路（100）が設けられている。A/D変換回路（1
00）の各出力はマイクロコンピュータ（110）に入力さ
れる。A/D変換回路（100）及びマイクロコンピュータ
（110）には作動用電源として電源回路（500）が設けら
れている。またマイクロコンピュータ（110）の出力信
号がサイリスタ（120）に入力されるように構成されて
いる。サイリスタ（120）には直列に釈放形過電流引外
し装置（80）が接続されている。この釈放形過電流引外
し装置は前述の開離接点（201），（202），（203）と
機械的に連動するように構成されている。[Prior Art] FIG. 6 shows a control circuit of a conventional circuit breaker as disclosed in, for example, JP-A-60-32211. In the figure, power supply side terminals (101), (102), (10
3) is the corresponding load-side terminals (301), (302), (303) via the break contacts (201), (202), (203), respectively.
It is connected to the. Power supply side terminals (101), (102), (10
3) and the load side terminals (301), (302), (303) in each circuit, current transformer (21), (2) for current detection for each phase.
2) and (23) are provided respectively. Each current transformer (2
Full-wave rectifier circuits (31), (32), and (33) for obtaining the absolute value of the secondary output are connected to the secondary sides of 1), (22), and (23), respectively. Each full-wave rectifier circuit (31), (32),
Burden circuits (41), (42), and (43) are connected to the output side of (33), respectively. Each burden circuit (41), (42),
Each of the first output terminals of (43) has a corresponding signal conversion circuit (9
1), (92) and (93) respectively. The signal conversion circuits (91), (92), (93) are the burden circuits (41),
This is to obtain the effective value or average value of the output signal induced in (42) and (43). Signal conversion circuit (91), (9
2) and (93) output signals correspond to the corresponding diode (16
It is input to the OR circuit (160) consisting of 1), (162) and (163). The second output terminals of the burden circuits (41), (42), (43) are diodes (131), (132), (133), respectively.
Is connected to each input terminal of the OR circuit (130) as the maximum value detecting means. In addition, each burden circuit (41),
The ends of (42) and (43) opposite to the second output terminal are connected to a common potential point (earth). OR circuit (130)
Outputs a signal corresponding to the maximum value of the current flowing through the AC circuit (10). The output side of the OR circuit (130) is connected to the time generation circuit (150) via the Zener diode (140). The output terminal of the time generation circuit (150) is a thyristor (1
20) is connected to the gate. In addition, the signal conversion circuit (9
1), (92), (93) output signals
Received via R circuit (160) and converted to digital signal
An A / D conversion circuit (100) is provided. A / D conversion circuit (1
Each output of 00) is input to the microcomputer (110). The A / D conversion circuit (100) and the microcomputer (110) are provided with a power supply circuit (500) as an operating power supply. The output signal of the microcomputer (110) is input to the thyristor (120). A release type overcurrent trip device (80) is connected in series to the thyristor (120). This release type overcurrent trip device is configured to mechanically interlock with the above-mentioned break contacts (201), (202), (203).

以上のような構成の回路しゃ断器において交流電路に短
絡事故でない一般の規模の事故電流が流れると、各相に
対応する変流器（21），（22），（23）はそれらに固有
の変流比で上記事故電流を検出し２次側に出力電流を誘
起する。各出力電流はそれぞれ全波整流回路（31），
（32），（33）により直流化され、各対応する負担回路
（41），（42），（43）にそれぞれ供給される。このと
き負担回路（41），（42），（43）に誘起する信号電圧
波形は周知の絶対値波形になる。各負担回路（41），
（42），（43）の出力信号は各相ごとに信号変換回路
（91），（92），（93）によってそれらの実効値または
平均値に対応する信号に変換される。信号変換回路（9
1），（92），（93）の実効値または平均値出力はOR回
路（160）を介してそれらの最大値がA/D変換回路（10
0）に入力される。A/D変換回路（100）はこのようにし
て入力されたアナログ信号をデジタル信号に変換する。
このデジタル信号はマイクロコンピュータ（110）に入
力され、マイクロコンピュータ（110）は所定のプログ
ラムに従いこのデジタル信号入力のレベル判別を実行す
る。さらに、このレベル判別の結果に基づいて所定に限
時動作を行い、その出力ポート（116）から出力信号を
発する。マイクロコンピュータ（110）の出力ポート（1
16）から発せられた出力信号は、サイリスタ（120）の
ゲートに印加される。サイリスタ（120）はこの信号に
よりトリガされ、ターンオンし釈放形電磁引外し装置
（80）を駆動する。そして釈放形電磁引外し装置（80）
と図示しない作動装置および釈放可能装置を介して、機
械的に連動する開離接点（201），（202），（203）が
開離し、電路がしゃ断される。When a general-scale fault current that is not a short-circuit fault flows in the AC circuit in the circuit breaker configured as described above, the current transformers (21), (22), (23) corresponding to each phase are unique to them. The fault current is detected by the current change ratio and the output current is induced on the secondary side. Each output current is a full-wave rectifier circuit (31),
It is converted into a direct current by (32) and (33) and supplied to the corresponding burden circuits (41), (42) and (43), respectively. At this time, the signal voltage waveforms induced in the burden circuits (41), (42), (43) are known absolute value waveforms. Each burden circuit (41),
The output signals of (42) and (43) are converted into signals corresponding to their effective value or average value by the signal conversion circuits (91), (92) and (93) for each phase. Signal conversion circuit (9
The maximum value of the effective value or average value output of 1), (92) and (93) is output via the OR circuit (160) to the A / D conversion circuit (10
It is input to 0). The A / D conversion circuit (100) converts the analog signal thus input into a digital signal.
This digital signal is input to the microcomputer (110), and the microcomputer (110) executes the level determination of this digital signal input according to a predetermined program. Further, a predetermined time-delay operation is performed based on the result of the level discrimination, and an output signal is output from the output port (116). Microcomputer (110) output port (1
The output signal from 16) is applied to the gate of thyristor (120). The thyristor (120) is triggered by this signal to turn on and drive the release type electromagnetic trip device (80). And release type electromagnetic trip device (80)
The mechanically interlocking open / close contacts (201), (202), (203) are opened via an actuating device and a releasable device (not shown), and the electric circuit is cut off.

他方、短絡電流などの大きな事故電流が生じた時は、事
故電流に対応して負担回路（41），（42），（43）に誘
起された事故電流に対応した電圧信号は、ダイオード
（131），（132），（133）からなるOR回路（130）に入
力される。OR回路（130）の出力側はツエナーダイオー
ド（140）を介して時限発生回路（150）に接続されてい
るので、OR回路（130）の出力レベルがツエナーダイオ
ード（140）のツエナー電圧を越えると時限発生回路（1
50）に信号が入力される。時限発生回路（150）はこの
信号にもとづいて所定の限時動作を行い、サイリスタ
（120）のゲートをトリガして釈放形電磁引外し装置（8
0）を駆動し、回路しゃ断器はすみやかに電路をしゃ断
する。On the other hand, when a large fault current such as a short circuit current occurs, the voltage signal corresponding to the fault current induced in the burden circuits (41), (42) and (43) in response to the fault current is changed to the diode (131). ), (132), (133). Since the output side of the OR circuit (130) is connected to the time generation circuit (150) via the zener diode (140), if the output level of the OR circuit (130) exceeds the zener voltage of the zener diode (140). Time generation circuit (1
The signal is input to 50). The time limit generation circuit (150) performs a predetermined time delay operation based on this signal to trigger the gate of the thyristor (120) to release the electromagnetic trip device (8
0) is driven, and the circuit breaker immediately cuts the electric circuit.

［発明が解決しようとする問題点］従来の回路しゃ断器の制御回路は以上のように構成され
ているので、第１に各相の事故電流の実効値（又は平均
値）を検出し、その最大値（OR回路出力値）を得なけれ
ばならない。第２に各相ごとに実効値（又は平均値）を
検出回路を設けなければならないと言う問題点を有し、
回路が複数で高価となり、また各検出回路の出力レベル
を調整する工程で必要であった。[Problems to be Solved by the Invention] Since the control circuit of the conventional circuit breaker is configured as described above, firstly, the effective value (or average value) of the fault current of each phase is detected, and The maximum value (OR circuit output value) must be obtained. Secondly, there is a problem that an effective value (or average value) must be provided for each phase.
A plurality of circuits are expensive, and it is necessary in the step of adjusting the output level of each detection circuit.

この発明は以上のような問題点を解決するためになされ
たものであり、簡単な回路構成で検出回路の出力レベル
調整をなくした安価で高性能な回路しゃ断器の制御回路
を提供することを目的としている。The present invention has been made to solve the above problems, and an object of the present invention is to provide an inexpensive and high-performance control circuit for a circuit breaker which eliminates the output level adjustment of the detection circuit with a simple circuit configuration. Has an aim.

［問題点を解決するための手段］この発明に係る回路しゃ断器の制御回路は事故電流を検
出するために最大相弁別回路を用いたことを特徴とす
る。[Means for Solving Problems] The control circuit of the circuit breaker according to the present invention is characterized in that a maximum phase discrimination circuit is used to detect a fault current.

［作用］最大相弁別回路は各相の事故電流のうち最大のものだけ
を抽出し、その信号のみを実効値（又は平均値）検出回
路に導くことにより事故電流を検出する。[Operation] The maximum phase discrimination circuit detects the fault current by extracting only the maximum fault current of each phase and guiding only the signal to the effective value (or average value) detection circuit.

［実施例］第１図にこの発明に係る回路しゃ断器の制御回路の一実
施例を示す。第１図において、第６図に示す従来例と同
一の番号を付したものは同一の機能を有するものとす
る。[Embodiment] FIG. 1 shows an embodiment of a control circuit for a circuit breaker according to the present invention. In FIG. 1, the components with the same numbers as in the conventional example shown in FIG. 6 have the same functions.

３相電源に接続される電源側端子（101），（102），
（103）はそれぞれ開離接点（201），（202），（203）
を介して各対応する負荷側端子（301），（302），（30
3）に接続されている。電源側端子（101），（102），
（103）と負荷側端子（301），（302），（303）との間
の各電路には各相ごとに電流検出用の変流器（21），
（22），（23）がそれぞれ設けられている。各変流器
（21），（22），（23）の２次側には２次出力の絶対値
を得るための全波整流回路（31），（32），（33）がそ
れぞれ接続されている。各全波整流回路（31），（3
2），（33）の出力側に負担回路（41），（42），（4
3）がそれぞれ接続されている。各負担回路（41），（4
2），（43）の各第１の出力端子（レベル微調整された
信号の出力端子）は、入力された信号のうち最大振幅値
を有する信号源の信号のみを出力するように構成された
最大相弁別回路（400）に接続されている。最大相弁別
回路（400）により弁別された信号を出力する出力端子
は信号変換回路（90）に接続されている。信号変換回路
（900）は、最大相弁別回路（400）により弁別された信
号の実効値または平均値を得るためのものである。負担
回路（41），（42），（43）の各第２の出力端子はそれ
ぞれダイオード（131），（132），（133）よりなる電
流センサ手段の第２の出力信号を得るために最大値検出
手段としてのOR回路（130）の各入力端子に接続されて
いる。なお、各負担回路（41），（42），（43）の第２
の出力端子とは反対側の端部は共通電位点（アース）に
接続されている。ここで、変流器（21），（22），（2
3），全波整流回路（31），（32），（33）負担回路（4
1），（42），（43）は交流電路（10）の電流を検出す
る電流検出回路（200）を構成している。OR回路（130）
は交流電路（10）に流れる電流の最大値に対応する信号
を出力する。OR回路（130）の出力側はツエナーダイオ
ード（140）を介して時限発生回路（150）に接続されて
いる。時限発生回路（150）の出０力端子はサイリスタ
（120）のゲートに接続されている。また信号変換回路
（900）の出力信号をデジタル信号に変換するA/D変換回
路（100）が設けられている。A/D変換回路（100）の各
出力はマイクロコンピュータ（110）に入力される。A/D
変換回路（100）及びマイクロコンピュータ（110）の作
動用電源として電源回路（500）が設けられている。ま
たマイクロコンピュータ（110）の出力信号がサイリス
タ（120）に入力されるように構成されている。サイリ
スタ（120）には直列に釈放形過電流引外し装置（80）
が接続されている。この釈放形過電流引外し装置は前述
の開離接点（201），（202），（203）と機械的に連動
するように構成されている。Power supply side terminals (101), (102), which are connected to the three-phase power supply
(103) is a break contact (201), (202), (203), respectively.
Through the corresponding load side terminals (301), (302), (30
3) is connected to. Power supply side terminals (101), (102),
A current transformer (21) for current detection is provided for each phase in each electric path between the (103) and the load side terminals (301), (302), (303).
(22) and (23) are provided respectively. Full-wave rectifier circuits (31), (32), (33) for obtaining the absolute value of the secondary output are connected to the secondary side of each current transformer (21), (22), (23), respectively. ing. Each full-wave rectifier circuit (31), (3
2), (33) output side load circuit (41), (42), (4
3) are connected respectively. Each burden circuit (41), (4
Each of the first output terminals (2) and (43) (the output terminal of the signal whose level is finely adjusted) is configured to output only the signal of the signal source having the maximum amplitude value among the input signals. It is connected to the maximum phase discrimination circuit (400). An output terminal for outputting a signal discriminated by the maximum phase discrimination circuit (400) is connected to the signal conversion circuit (90). The signal conversion circuit (900) is for obtaining an effective value or an average value of the signals discriminated by the maximum phase discrimination circuit (400). The second output terminals of the burden circuits (41), (42) and (43) are respectively maximum to obtain the second output signal of the current sensor means composed of the diodes (131), (132) and (133). It is connected to each input terminal of an OR circuit (130) as a value detecting means. In addition, the second of each burden circuit (41), (42), (43)
The end opposite to the output terminal of is connected to a common potential point (earth). Where the current transformers (21), (22), (2
3), full-wave rectifier circuit (31), (32), (33) burden circuit (4
1), (42), (43) constitute a current detection circuit (200) for detecting the current in the AC circuit (10). OR circuit (130)
Outputs a signal corresponding to the maximum value of the current flowing through the AC circuit (10). The output side of the OR circuit (130) is connected to the time generation circuit (150) via the Zener diode (140). The output terminal of the time generation circuit (150) is connected to the gate of the thyristor (120). Further, an A / D conversion circuit (100) for converting the output signal of the signal conversion circuit (900) into a digital signal is provided. Each output of the A / D conversion circuit (100) is input to the microcomputer (110). A / D
A power supply circuit (500) is provided as a power supply for operating the conversion circuit (100) and the microcomputer (110). The output signal of the microcomputer (110) is input to the thyristor (120). Release type overcurrent trip device (80) in series with thyristor (120)
Are connected. This release type overcurrent trip device is configured to mechanically interlock with the above-mentioned break contacts (201), (202), (203).

第２図に最大相弁別回路（400）の具体的な回路構成を
示す。入力端子（401），（402），（403）は各相の負
担回路（41），（42），（43）より与えられる信号を受
信し、オペレーショナルアンプ（以下OPアンプと略称す
る）（OP1），（OP2），（OP3）に入力する。各OPアン
プはユニテイーゲンアンプとして構成され、各OPアンプ
の出力端子がれぞれ抵抗（R1），（R2），（R3）の一方
の端子およびアナログスイッチ（AS1），（AS2），（AS
3）の各入力端子に接続されている。抵抗（R1），（R
2），（R3）の他端はそれぞれコンデンサ（C1），（C
2），（C3）の一端およびOPアンプ（OP4），（OP5），
（OP6）の正入力端子に接続されている。各OPアンプ（O
P4），（OP5），（OP6）の出力端子はダイオード（D
1），（D2），（D3）のアノード側に接続され、ダイオ
ード（D1），（D2），（D3）のカソード側は同一電位と
してコモン接続され、また各OPアンプ（OP4），（OP
5），（OP6）の負入力端子にそれぞれ接続され、最大相
の検出回路を構成している。OPアンプ（OP4），（OP
5），（OP6）の出力端子はそれぞれツエナーダイオード
（ZD1），（ZD2）．（ZD3）のアノード側に接続され、
各ツエナーダイオード（ZD1），（ZD2），（ZD3）のカ
ソード側は抵抗（R4）、（R5）、（R6）を介してトラン
ジスタ（TR1），（TR2），（TR3）のベースに接続され
ている。トランジスタ（TR1），（TR2），（TR3）はそ
れぞれPNP型トランジスタであり、コレクターはそれぞ
れ負電源（−Vcc）に接続されている。抵抗（R10）、
（R11），（R12）は前記トランジスタ（TR1），（TR
2），（TR3）のそれぞれにバイアス電圧を印加するため
に、ベースとエミッタの間に接続されている。抵抗（R
7），（R8），（R9）はそれぞれ一端をトランジスタ（T
R1），（TR2），（TR3）の各エミッタに接続され、他端
を正電源（Vcc）に接続されている。トランジスタ（TR
1），（TR2），（TR3）の各エミッタはアナログスイッ
チ（AS1），（AS2），（AS3）のゲートにそれぞれ接続
されている。アナログスイッチ（AS1），（AS2），（AS
3）の各出力端子はこの最大相弁別回路の出力端子（40
4）に共に接続されている。なお、正電源（Vcc），負電
源（−Vcc）及びアース（GND）はOPアンプ（OP1）〜（O
P6）及びアナログスイッチ（AS1）〜（AS3）の各素子を
動作させるために必要な電源として接続されている。FIG. 2 shows a specific circuit configuration of the maximum phase discrimination circuit (400). The input terminals (401), (402), (403) receive signals provided from the burden circuits (41), (42), (43) of the respective phases, and an operational amplifier (hereinafter abbreviated as OP amplifier) (OP1 ), (OP2), (OP3). Each OP amplifier is configured as a unity-gen amplifier, and the output terminal of each OP amplifier is one terminal of resistance (R1), (R2), (R3) and analog switch (AS1), (AS2), (AS
3) Connected to each input terminal. Resistance (R1), (R
2) The other ends of (R3) are capacitors (C1) and (C
2), one end of (C3) and OP amplifier (OP4), (OP5),
It is connected to the positive input terminal of (OP6). Each OP amplifier (O
The output terminals of P4), (OP5), and (OP6) are diodes (D
1), (D2), (D3) are connected to the anode side, and the diodes (D1), (D2), and (D3) are connected to the cathode side in common as the same potential, and each OP amplifier (OP4), (OP
5) and (OP6) are connected to the negative input terminals respectively to form the maximum phase detection circuit. OP amplifier (OP4), (OP
The output terminals of 5) and (OP6) are zener diodes (ZD1) and (ZD2). Connected to the anode side of (ZD3),
The cathode side of each Zener diode (ZD1), (ZD2), (ZD3) is connected to the bases of transistors (TR1), (TR2), (TR3) via resistors (R4), (R5), (R6). ing. Transistors (TR1), (TR2), (TR3) are PNP type transistors, and their collectors are connected to the negative power source (-Vcc). Resistance (R10),
(R11), (R12) are the transistors (TR1), (TR
2), (TR3) are connected between the base and emitter to apply bias voltage to each. Resistance (R
7), (R8), and (R9) each have a transistor (T
It is connected to each emitter of R1), (TR2), and (TR3), and the other end is connected to the positive power source (Vcc). Transistor (TR
The emitters of 1), (TR2) and (TR3) are connected to the gates of analog switches (AS1), (AS2) and (AS3), respectively. Analog switch (AS1), (AS2), (AS
Each output terminal of 3) is the output terminal of this maximum phase discrimination circuit (40
4) connected together. The positive power supply (Vcc), negative power supply (-Vcc), and ground (GND) are OP amplifiers (OP1) to (O
P6) and analog switches (AS1) to (AS3) are connected as a power supply necessary for operating each element.

第３図に示すブロック図および第４図に示すフローチャ
ートを用いて、マイクロコンピュータ（110）の構成お
よび処理過程を説明する。第３図においてマイクロコン
ピュータ（110）はデータバス（112）およびアドレスバ
ス（113）を介してCPU（111）,ROM（114）,RAM（115）
およびI/Oポート（116）で構成されている。データバス
（112）およびアドレスバス（113）の一部はA/D変換回
路（100）に接続されている。一般にROM（114）には所
定の信号処理を実行するためのプログラムを含み、CPU
（111）は所定のクロック信号に同期してプログラムを
実行する。またRAM（115）は信号処理に必要なレジスタ
として機能する。第４図に示すフローチャートには、基
本的な機能として少なくとも入力信号の第１のレベル判
別手段（ステップ３）、およびレベル判別された値によ
り所定の限時動作を実行する第１の時限発生手段（ステ
ップ５）が含まれている。また、このフローチャートに
は所定の放熱特性（電路および負荷の放熱特性）に沿っ
た低減率をもって経時的にリセット動作を実行するよう
に構成されたリセット手段（ステップ９）も含まれてい
る。このリセット手段（ステップ９）は第１の時限発生
手段（ステップ５）または第１図に示す時限発生装置
（150）（第２の時限発生手段）のうち少なくとも一方
に対する入力信号が所定レベル以下になった時作動す
る。The configuration and processing steps of the microcomputer (110) will be described with reference to the block diagram shown in FIG. 3 and the flowchart shown in FIG. In FIG. 3, a microcomputer (110) is a CPU (111), ROM (114), RAM (115) via a data bus (112) and an address bus (113).
And I / O ports (116). A part of the data bus (112) and the address bus (113) are connected to the A / D conversion circuit (100). Generally, the ROM (114) contains a program for executing predetermined signal processing, and the CPU
(111) executes the program in synchronization with a predetermined clock signal. The RAM (115) functions as a register necessary for signal processing. In the flowchart shown in FIG. 4, at least a first level discriminating means (step 3) of the input signal as a basic function, and a first time period generating means (for executing a predetermined time delay operation according to the level discriminated value ( Step 5) is included. The flow chart also includes reset means (step 9) configured to execute the reset operation with time at a reduction rate along a predetermined heat radiation characteristic (heat radiation characteristic of the electric circuit and the load). In this reset means (step 9), the input signal to at least one of the first time generation means (step 5) or the time generation device (150) (second time generation means) shown in FIG. It will operate when it becomes.

この発明に係る回路しゃ断器は以上のように構成されて
いるので、交流電路には事故電流が流れると、各相に対
応する変流器（21），（22），（23）はそれらに固有の
整流比で上記事故電流を検出し２次側に出力電流を誘起
する。各出力電流はそれぞれ全波整流回路（31），（3
2），（33）により直流化され、各対応する負担回路（4
1），（42），（43）にそれぞれ供給される。このとき
負担回路（41），（42），（43）に誘起する信号電圧波
形は周知の絶対値波形になる。各負担回路（41），（4
2），（43）の出力信号は各相の信号のうち最大振幅値
を有する相の信号のみを弁別し出力する最大値弁別回路
（400）を介し信号変換回路（900）に入力され、それら
の信号の実効値または平均値に対応する信号に変換され
る。信号変換回路（900）の実効値または平均値出力はA
/D変換回路（100）に入力される。A/D変換回路（100）
はこのようにして入力されたアナログ信号をデジタル信
号に変換する。このデジタル信号はマイクロコンピュー
タ（110）に入力され、マイクロコンピュータ（110）は
所定のプログラムに従いこのデジタル信号入力のレベル
判別を実行する。さらに、このレベル判別の結果に基づ
いて所定の限時動作を行い、その出力ポート（116）か
ら出力信号を発する。マイクロコンピュータ（110）の
出力ポート（116）から発せられた出力信号は、サイリ
スタ（120）のゲートに印加される。サイリスタ（120）
はこの信号によりトリガされ、ターンオンし釈放形電磁
引外し装置（80）を駆動する。そして釈放形電磁引外し
装置（80）と図示しない作動装置および釈放可能装置を
介して、機械的に連動する開離接点（201），（202），
（203）が開離し、電路がしゃ断される。Since the circuit breaker according to the present invention is configured as described above, when a fault current flows in the AC circuit, the current transformers (21), (22), (23) corresponding to the respective phases are The fault current is detected with a unique rectification ratio and an output current is induced on the secondary side. Each output current is a full-wave rectifier circuit (31), (3
2) and (33) are converted to DC, and the corresponding burden circuits (4
It is supplied to 1), (42) and (43) respectively. At this time, the signal voltage waveforms induced in the burden circuits (41), (42), (43) are known absolute value waveforms. Each burden circuit (41), (4
The output signals of 2) and (43) are input to the signal conversion circuit (900) via the maximum value discriminating circuit (400) that discriminates and outputs only the phase signal having the maximum amplitude value among the signals of each phase, and outputs them. Is converted into a signal corresponding to the effective value or average value of the signal. Signal conversion circuit (900) RMS value or average value output is A
Input to the / D conversion circuit (100). A / D conversion circuit (100)
Converts the analog signal input in this way into a digital signal. This digital signal is input to the microcomputer (110), and the microcomputer (110) executes the level determination of this digital signal input according to a predetermined program. Further, a predetermined time-delay operation is performed based on the result of the level discrimination, and an output signal is output from the output port (116). The output signal emitted from the output port (116) of the microcomputer (110) is applied to the gate of the thyristor (120). Thyristor (120)
Is triggered by this signal to turn on and drive the release type electromagnetic trip device (80). Then, the release type electromagnetic tripping device (80), the actuating device and the releasable device (not shown) mechanically interlock with the breaking contacts (201), (202),
(203) opens and the electric circuit is cut off.

一方、負担回路（41），（42），（43）に誘起された事
故電流に対応した電圧信号は、ダイオード（131），（1
32），（133）からなるOR回路（130）に入力される。OR
回路（130）の出力側はツエナーダイオード（140）を介
して時限発生回路（150）に接続されているので、OR回
路（130）の出力レベルがツエナーダイオード（140）の
ツエナー電圧を越えると時限発生回路（150）に信号が
入力される。時限発生回路（150）はこの信号にもとづ
いて所定の限時動作を行い、サイリスタ（120）のゲー
トをトリガして釈放形電磁引外し装置（80）を駆動し、
回路しゃ断器はすみやかに電路をしゃ断する。On the other hand, the voltage signal corresponding to the fault current induced in the burden circuits (41), (42), (43) is the diodes (131), (1
It is input to the OR circuit (130) consisting of 32) and (133). OR
The output side of the circuit (130) is connected to the time generation circuit (150) via the zener diode (140), so if the output level of the OR circuit (130) exceeds the zener voltage of the zener diode (140), the time limit is generated. A signal is input to the generation circuit (150). The time limit generation circuit (150) performs a predetermined time delay operation based on this signal, triggers the gate of the thyristor (120) to drive the release type electromagnetic trip device (80),
The circuit breaker immediately cuts off the electric circuit.

第１図に示す負担回路（41），（42），（43）により得
られた全波信号が、第２図に示す最大相弁別回路（40
0）の入力端子（401），（402），（403）にそれぞれ入
力されると、この各入力信号はユニテイーゲインアンプ
を構成するOPアンプ（OP1），（OP2），（OP3）を介し
てアナログスイッチ（AS1），（AS2），（AS3）の入力
端子および抵抗（R1），（R2），（R3）の一方の端子に
出力される。抵抗（R1），（R2），（R3）およびコンデ
ンサ（C1），（C2），（C3）はそれぞれ入力信号の平均
値を得るための平均値回路を構成し、得られた平均値信
号がそれぞれOPアンプ（OP4），（OP5），（OP6）の正
入力端子に入力される。OPアンプ（OP4），（OP5），
（OP6）およびダイオード（D1），（D2），（D3）は各
相平均値入力の最大相を判別する最大相検出回路を構成
し、ダイオード（D1），（D2），（D3）の共通カソード
に最大相の平均値出力が発生し、それぞれOPアンプ（OP
4），（OP5），（OP6）の負入力端子にフイードバック
される。したがってOPアンプ（OP4），（OP5），（OP
6）はコンパレータとして作用し、平均値入力の最大信
号以外のOPアンプの入力信号は、前述のフイードバック
電位よりも低いため、OPアンプは反転せず出力は負電圧
（−Vcc）付近の電圧を維持する。例えば第２図のＳ
相、すなわち端子（402）に最大信号が入力されたと仮
定する。OPアンプ（OP5）は正常な正相アンプとして作
用し、ダイオード（D2）を介し他相（Ｒ相およびＴ相）
用のOPアンプ（OP4），（OP6）の負入力端子にしきい値
として平均値出力を入力する。OPアンプ（OP4），（OP
6）は正端子入力がこのしきい値に達しないため、それ
ぞれのOPアンプ（OP4），（OP6）はコンパレータとして
作用し、それぞれ出力は負電圧（−Vcc）付近の電圧を
維持し、ダイオード（D1），（D3）は逆バイアス状態を
維持する。従っがてツエナーダイオード（ZD1），（ZD
3）は逆バイアスされ、トランジスタ（TR1），（TR3）
をスイッチング動作させるのに十分なベース電流を供給
し（TR1），（TR3）を導通させる。ツエナーダイオード
（ZD1），（ZD2），（ZD3）のツエナー電圧は電源電圧
（Vcc）より少し低い値が選択され、トランジスタ（TR
1），（TR2），（TR3）のエミッタレベルがアース電位
（GND）以下になるように設定されている。トランジス
タ（TR1），（TR3）が導通するとアナログスイッチ（AS
1），（AS3）のゲート電位は正入力に対し十分にカット
オフできる信号が印加されるので、アナログスイッチ
（AS1），（AS3）はカットオフ状態となる。一方、最大
相が入力されているOPアンプ（OP5）の出力は入力信号
に応じた正電圧出力となっているためツエナーダイオー
ド（ZD2）はカットオフ状態であり、トランジスタ（TR
2）のベース電流は供給されず、アナログスイッチ（AS
2）のゲートには抵抗（R8）を介して正電圧が印加され
る。そのため最大相入力に対応するアナログスイッチ
（AS2）のみが導通状態を維持し、出力端子（404）に出
力信号を出力する。The full-wave signal obtained by the burden circuits (41), (42), (43) shown in FIG. 1 is the maximum phase discrimination circuit (40
When input to the input terminals (401), (402), and (403) of (0), these input signals pass through OP amplifiers (OP1), (OP2), and (OP3) that form a unity gain amplifier. Are output to the input terminals of analog switches (AS1), (AS2), (AS3) and one terminal of resistors (R1), (R2), (R3). The resistors (R1), (R2), (R3) and the capacitors (C1), (C2), (C3) form an average value circuit for obtaining the average value of the input signal, and the obtained average value signal is Input to the positive input terminals of the OP amplifiers (OP4), (OP5), and (OP6), respectively. OP amplifier (OP4), (OP5),
(OP6) and diodes (D1), (D2), (D3) form a maximum phase detection circuit that determines the maximum phase of each phase average value input, and diodes (D1), (D2), (D3) are common The average value output of the maximum phase is generated at the cathode, and each OP amplifier (OP
4), (OP5), (OP6) is fed back to the negative input terminal. Therefore, OP amplifier (OP4), (OP5), (OP
6) acts as a comparator, and the input signals of the OP amplifier other than the maximum signal of the average value input are lower than the feedback potential described above, so the OP amplifier is not inverted and the output is a voltage near negative voltage (-Vcc). maintain. For example, S in FIG.
It is assumed that the maximum signal is input to the phase, that is, the terminal (402). OP amplifier (OP5) acts as a normal positive phase amplifier, and the other phase (R phase and T phase) via diode (D2)
Input the average value output as a threshold value to the negative input terminals of the OP amplifiers (OP4) and (OP6). OP amplifier (OP4), (OP
In 6), since the positive terminal input does not reach this threshold, each OP amplifier (OP4), (OP6) acts as a comparator, and each output maintains a voltage near negative voltage (-Vcc) and diode (D1) and (D3) maintain the reverse bias state. Therefore, the Zener diode (ZD1), (ZD
3) is reverse biased and transistors (TR1), (TR3)
Supply sufficient base current for switching operation of (TR1) and conduct (TR3). The Zener voltage of Zener diodes (ZD1), (ZD2), (ZD3) is selected to be a little lower than the power supply voltage (Vcc), and the transistor (TR
The emitter levels of 1), (TR2), and (TR3) are set to be below the ground potential (GND). When the transistors (TR1) and (TR3) become conductive, the analog switch (AS
Since the gate potentials of 1) and (AS3) are applied with a signal that can be sufficiently cut off from the positive input, the analog switches (AS1) and (AS3) are in the cutoff state. On the other hand, the output of the OP amplifier (OP5) to which the maximum phase is input is a positive voltage output according to the input signal, so the Zener diode (ZD2) is in the cutoff state and the transistor (TR
2) Base current is not supplied and analog switch (AS
A positive voltage is applied to the gate of 2) via a resistor (R8). Therefore, only the analog switch (AS2) corresponding to the maximum phase input maintains the conductive state and outputs the output signal to the output terminal (404).

マイクロコンピュータ（110）が起動され、動作可能状
態になると、第４図のフローチャートに示されたプログ
ラムがスタートし、システムの初期化（すなわち、I/O
ポートの設定、フラグのセット／リセットなど）が実行
され（ステップ１）過電流検出のメイン処理フローに入
る。次にA/D変換回路（100）を制御して信号変換回路
（900）から出力された最大の電流が流れる相に対応す
る電流の実効値または平均値の信号をデジタル信号に変
換し（ステップ２）、マイクロコンピュータ（110）内
のRAM（115）（第３図）に書込む（A/D変換処理）。次
にRAM（115）に書込まれた入力信号データに関し、その
値が過電流値であるか否かの判別動作を実行する（ステ
ップ３）。その結果過電流でないと判断した場合は第４
図における蓄熱ルーチンから外れて後述する放熱ルーチ
ンを通り再び上述のA/D変換処理（ステップ２）に戻
る。過電流であると判断した場合は、まず蓄熱フラグＨ
をセットし（ステップ４）、入力信号のレベルに応じた
時限の計時動作を実行すべくCPU（111）内のレジスタま
たはRAM（115）を用いて所定の単位時間ごとに所定の蓄
熱ビット数の加算を行う（ステップ５）。上記所定の蓄
熱ビット数は第５図に示す回路しゃ断器の引き外し特性
に沿った限時動作を実現するように選択されている。次
に、加算されたビット数が所定の時限に対応する値に達
したか否かの判別動作を行い（ステップ６）、加算され
たビット数が所定の時限に対応する値に達していない場
合はメインフローから外れて前述のA/D変換処理（ステ
ップ２）に戻る。加算されたビット数が所定の時限に対
応する値に達した場合は、I/Oポート（116）を介してサ
イリスタ（120）をトリガし、出力装置（80）を駆動さ
せる（ステップ７）。過電流か否かの判断（ステップ
３）を行い、過電流でないと判断されると、（ステップ
８）へ進む。（ステップ８）から（ステップ11）までは
放熱ルーチンを形成し、（ステップ８）において蓄熱フ
ラグＨがセットされているか否かの判別を行う。この結
果蓄熱フラグＨがセットされている場合は蓄熱ルーチン
において加算計数されたビット数から所定の単位時間ご
とに所定の放熱ビット数を減算する。この減算によりビ
ットの計数値が０になった場合は蓄熱フラグＨをリセッ
トする（ステップ９）。蓄熱フラグＨがセットされてい
ない場合は直線A/D変換処理（ステップ２）に戻る。ま
た（ステップ10）において（ステップ９）で減算された
ビットの計数値が完全にリセットされているか否かを判
別し、完全にリセットされていない時はそのままA/D変
換処理（ステップ２）に戻る。ビットの計数値が完全に
リセットされている場合、蓄熱フラグＨをリセットし
（ステップ11）、A/D変換処理（ステップ２）に戻る。
このようにして第五図に示す特性曲線に沿った限時動作
が実行される。When the microcomputer (110) is activated and becomes operable, the program shown in the flowchart of FIG. 4 is started to initialize the system (ie, I / O).
Port setting, flag setting / reset, etc. are executed (step 1) to enter the main processing flow of overcurrent detection. Next, by controlling the A / D conversion circuit (100), the signal of the effective value or the average value of the current output from the signal conversion circuit (900) corresponding to the phase in which the maximum current flows is converted into a digital signal (step 2) Write in the RAM (115) (Fig. 3) in the microcomputer (110) (A / D conversion process). Next, with respect to the input signal data written in the RAM (115), an operation of determining whether the value is an overcurrent value is executed (step 3). As a result, if it is determined that it is not overcurrent, the fourth
The routine deviates from the heat storage routine shown in the figure and returns to the above-described A / D conversion processing (step 2) through a heat radiation routine described later. If it is determined that there is an overcurrent, first the heat storage flag H
Is set (step 4), and a predetermined heat storage bit number is set every predetermined unit time by using a register in the CPU (111) or RAM (115) to execute a timed operation according to the level of the input signal. Addition is performed (step 5). The predetermined number of heat storage bits is selected so as to realize the timed operation according to the trip characteristic of the circuit breaker shown in FIG. Next, it is determined whether or not the added bit number has reached the value corresponding to the predetermined time period (step 6), and when the added bit number has not reached the value corresponding to the predetermined time period. Returns from the main flow and returns to the A / D conversion process (step 2). When the number of added bits reaches a value corresponding to a predetermined time period, the thyristor (120) is triggered via the I / O port (116) to drive the output device (80) (step 7). Whether or not it is an overcurrent is determined (step 3), and when it is determined that it is not an overcurrent, the process proceeds to (step 8). A heat dissipation routine is formed from (step 8) to (step 11), and it is determined in (step 8) whether or not the heat storage flag H is set. As a result, when the heat storage flag H is set, the predetermined heat radiation bit number is subtracted from the bit number added and counted in the heat storage routine every predetermined unit time. When the bit count value becomes 0 by this subtraction, the heat storage flag H is reset (step 9). If the heat storage flag H is not set, the process returns to the straight line A / D conversion process (step 2). Further, in (step 10), it is determined whether or not the count value of the bit subtracted in (step 9) is completely reset, and when it is not completely reset, the A / D conversion process (step 2) is directly performed. Return. When the bit count value is completely reset, the heat storage flag H is reset (step 11) and the process returns to the A / D conversion process (step 2).
In this way, the timed operation along the characteristic curve shown in FIG. 5 is executed.

なお、上記実施例では正入力信号の処理回路について説
明したが、負入力信号についても等価な回路構成が可能
であることは言うまでもない。また最大相弁別には各相
の平均値で行う方法を例示したが、ピーク値でも同等の
機能を達成することができる。さらに、最大相の弁別機
能をマイクロコンピュータの処理により実行することが
可能である。Although the processing circuit for the positive input signal has been described in the above embodiment, it goes without saying that an equivalent circuit configuration is possible for the negative input signal. Although the method of performing the maximum phase discrimination using the average value of each phase is illustrated, the same function can be achieved even with the peak value. Further, the maximum phase discrimination function can be executed by the processing of the microcomputer.

［効果］以上説明したように、この発明に係る回路しゃ断器は各
相の最大振幅値を有する相を弁別する最大相弁別回路を
もうけているので、従来の回路しゃ断器では各相ごとに
必要であった高価で複雑な実効値変換回路が一つです
み、また相信号レベルでの微調整も不要となるため、精
度を低下させることなく安価で小型の回路しゃ断器を提
供することが可能である。[Effect] As described above, since the circuit breaker according to the present invention has the maximum phase discriminating circuit for discriminating the phase having the maximum amplitude value of each phase, it is necessary for each phase in the conventional circuit breaker. It is possible to provide an inexpensive and small circuit breaker without degrading accuracy because only one expensive and complicated RMS value conversion circuit was required and fine adjustment at the phase signal level is unnecessary. Is.

[Brief description of drawings]

第１図はこの発明に係る回路しゃ断器の制御装置の一実
施例を示すブロック図、第２図は第１図に示す最大相弁
別回路（400）の具体的回路図、第３図は第１図に示す
マイクロコンピュータ（110）の構成を示すブロック
図、第４図はマイクロコンピュータ（110）において実
行されるプログラムのフローチャートを示す図、第５図
は一般的な回路しゃ断器の電路及び負荷の耐熱量特性並
びに回路しゃ断器の動作特性を示す特性図、第６図は従
来の回路しゃ断器を示すブロック図である。図中（400）は最大相弁別回路、（110）はマイクロコン
ピュータ、（80）は引き外し装置、（201），（202），
（203）は引き外し装置によって動作される開離接点で
ある。FIG. 1 is a block diagram showing an embodiment of a control device for a circuit breaker according to the present invention, FIG. 2 is a concrete circuit diagram of a maximum phase discrimination circuit (400) shown in FIG. 1, and FIG. 1 is a block diagram showing the configuration of the microcomputer (110) shown in FIG. 1, FIG. 4 is a flowchart showing a program executed by the microcomputer (110), and FIG. 5 is a circuit and load of a general circuit breaker. FIG. 6 is a characteristic diagram showing the heat resistance amount characteristic and the operating characteristic of the circuit breaker, and FIG. 6 is a block diagram showing a conventional circuit breaker. In the figure, (400) is a maximum phase discrimination circuit, (110) is a microcomputer, (80) is a trip device, (201), (202),
Reference numeral (203) is a break contact operated by the trip device.

Claims

[Claims]

1. A current detecting means for detecting a fault current generated in a plurality of phases of an alternating current circuit, and a predetermined period of one cycle or more among secondary output signals respectively corresponding to the currents of respective phases of the current detecting means. A maximum phase discriminating means for discriminating a phase having the maximum amplitude value and outputting only a secondary output signal of the phase, a signal converting means for obtaining an effective value of the secondary output signal outputted from the maximum phase discriminating means, A control device for a circuit breaker, comprising arithmetic processing means for receiving an output signal from the signal converting means, performing arithmetic processing, and outputting a signal for interrupting a circuit.

2. The control device for a circuit breaker according to claim 1, wherein the maximum phase discriminating means discriminates the maximum phase based on an average value of a secondary output signal of the current detecting means. .

3. The control device for a circuit breaker according to claim 1, wherein the maximum phase discriminating means discriminates the maximum phase according to the peak value of the secondary output signal of the current detecting means. .

4. The circuit breaker according to claim 1, wherein the arithmetic processing means is composed of a microcomputer, and the maximum phase discrimination function of the maximum phase discrimination means is arithmetically processed by the microcomputer. Control device.

5. The control device for a circuit breaker according to claim 2, wherein the current detecting means includes a direct current converting means.