JPH0690655B2 - 中間電位発生回路 - Google Patents
中間電位発生回路Info
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- JPH0690655B2 JPH0690655B2 JP62320423A JP32042387A JPH0690655B2 JP H0690655 B2 JPH0690655 B2 JP H0690655B2 JP 62320423 A JP62320423 A JP 62320423A JP 32042387 A JP32042387 A JP 32042387A JP H0690655 B2 JPH0690655 B2 JP H0690655B2
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/461—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using an operational amplifier as final control device
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置チップ例えばLSIチップ内で２種
類の電源電圧VccとVssの中間の電位を発生する回路に係
り、特に低消費電力で、しかも大電流駆動能力を必要と
する中間電位発生回路に関するものである。
類の電源電圧VccとVssの中間の電位を発生する回路に係
り、特に低消費電力で、しかも大電流駆動能力を必要と
する中間電位発生回路に関するものである。
（従来の技術） 従来、LSIチップ内で発生する中間電位発生回路は第７
図（ａ），（ｂ），（ｃ）に示すものであった。第７図
は（ａ）は２つの電源電圧VccとVssの間を抵抗R1とR2で
分割して所望の中間電位VMを発生するもの、第７図
（ｂ）はダイオードD1〜D3を直列接続したものと抵抗R3
とを抵抗分割して中間電位VMを発生するもの、第７図
（ｃ）は高い電源駆動能力と低消費電力性を兼ね備えた
中間電位発生回路で、発生された中間電位VMがある電圧
幅ΔＶ内で所望の電位を保たれていれば、大きいトラン
ジスタM1,M2は共にオフしているが、この幅ΔＶより外
へ出ると、下ったときはトランジスタM1が、上ったとき
はトランジスタM2がそれぞれオンし、大きい電流を流し
再び許容幅ΔＶ内に中間電位VMを引き戻すように設計さ
れている。もう少し詳しく説明すると、次のようにな
る。ノードN2はノードN1よりもＮチャネルMOSトランジ
スタM3の閾値電圧VTN3だけ高い電位に保たれる。
図（ａ），（ｂ），（ｃ）に示すものであった。第７図
は（ａ）は２つの電源電圧VccとVssの間を抵抗R1とR2で
分割して所望の中間電位VMを発生するもの、第７図
（ｂ）はダイオードD1〜D3を直列接続したものと抵抗R3
とを抵抗分割して中間電位VMを発生するもの、第７図
（ｃ）は高い電源駆動能力と低消費電力性を兼ね備えた
中間電位発生回路で、発生された中間電位VMがある電圧
幅ΔＶ内で所望の電位を保たれていれば、大きいトラン
ジスタM1,M2は共にオフしているが、この幅ΔＶより外
へ出ると、下ったときはトランジスタM1が、上ったとき
はトランジスタM2がそれぞれオンし、大きい電流を流し
再び許容幅ΔＶ内に中間電位VMを引き戻すように設計さ
れている。もう少し詳しく説明すると、次のようにな
る。ノードN2はノードN1よりもＮチャネルMOSトランジ
スタM3の閾値電圧VTN3だけ高い電位に保たれる。
VN2＝VN1＋VTN3 … ノードN3はノードN1よりＰチャネルMOSトランジスタM4
の閾値電圧−VTP4の絶対値VTP4だけ低い電位に保たれ
る。
の閾値電圧−VTP4の絶対値VTP4だけ低い電位に保たれ
る。
VN3＝VN1−VTP4 … 一方、中間電位VMがノードN2の電位よりもＮチャネルMO
SトランジスタM1の閾値電圧VTN1以上低い時にトランジ
スタM1はオンする。同様に中間電位VMがノードN3の電位
よりＰチャネルMOSトランジスタM2の閾値電圧−VTP2の
絶対値VTP2以上高い時にトランジスタM2はオンする。つ
まりトランジスタM1がオンする条件は VM＜VN2−VTN1 … （M1オンの条件） M2がオンする条件は VM＜VN3＋VTP2 … （M2オンの条件） 式を式へ代入し、式を式へ代入すると VM＜VN1−（VTN1−VTN3） … （M1オンの条件） VM＞VN1＋（VTP2−VTP4） … （M2オンの条件） ところで VTN1−VTN3＞０ … VTP2−VTP4＞０ … となるよう設計されていて（たとえば、トランジスタM
3,M4はチャネル長をトランジスタM1,M2よりも短くして
ショートチャネル効果で閾値の絶対値を低くしている。
第７図（ｃ）ではＰチャネルMOSトランジスタM4に対し
てはウェル電位を常にソース電位と等しくして基板バイ
アス効果をなくし、閾値の絶対値を小さくしている。）
式式は同時には成立しないようになっている。この
ように、トランジスタM1,M2の貫通パスはあり得ないの
でトランジスタM1とM2のトランジスタ幅W1とW2を大きく
して充分な電流駆動能力をつけるようにしている。つま
り中間電位VMが VN1−（VTN1−VTN3）＜VM＜VN1＋（VTP2−VTP4） … の間は中間電位VMはハイ・インピーダンスだが、この範
囲からはずれると、低い方へはずれればトランジスタM1
がオンし、高い方へはずれればトランジスタM2がオンし
て再びこの設定幅内へ引き戻される。トランジスタ幅
W1,W2は充分大きくとれるのだから引き戻る時定数も小
さく抑えられる。
SトランジスタM1の閾値電圧VTN1以上低い時にトランジ
スタM1はオンする。同様に中間電位VMがノードN3の電位
よりＰチャネルMOSトランジスタM2の閾値電圧−VTP2の
絶対値VTP2以上高い時にトランジスタM2はオンする。つ
まりトランジスタM1がオンする条件は VM＜VN2−VTN1 … （M1オンの条件） M2がオンする条件は VM＜VN3＋VTP2 … （M2オンの条件） 式を式へ代入し、式を式へ代入すると VM＜VN1−（VTN1−VTN3） … （M1オンの条件） VM＞VN1＋（VTP2−VTP4） … （M2オンの条件） ところで VTN1−VTN3＞０ … VTP2−VTP4＞０ … となるよう設計されていて（たとえば、トランジスタM
3,M4はチャネル長をトランジスタM1,M2よりも短くして
ショートチャネル効果で閾値の絶対値を低くしている。
第７図（ｃ）ではＰチャネルMOSトランジスタM4に対し
てはウェル電位を常にソース電位と等しくして基板バイ
アス効果をなくし、閾値の絶対値を小さくしている。）
式式は同時には成立しないようになっている。この
ように、トランジスタM1,M2の貫通パスはあり得ないの
でトランジスタM1とM2のトランジスタ幅W1とW2を大きく
して充分な電流駆動能力をつけるようにしている。つま
り中間電位VMが VN1−（VTN1−VTN3）＜VM＜VN1＋（VTP2−VTP4） … の間は中間電位VMはハイ・インピーダンスだが、この範
囲からはずれると、低い方へはずれればトランジスタM1
がオンし、高い方へはずれればトランジスタM2がオンし
て再びこの設定幅内へ引き戻される。トランジスタ幅
W1,W2は充分大きくとれるのだから引き戻る時定数も小
さく抑えられる。
（発明が解決しようとする問題点） 前項で述べた従来技術の問題点を順番に記す。
第７図（ａ）のタイプの中間電位発生回路は簡単に構成
できるのは良いが、中間電位の高電流駆動能力と低消費
電流化が同時に達成することが不可能である。たとえ
ば、中間電位VMのノードに非常に大きい容量がついてい
る場合、VMの電位が抵抗R1とR2の抵抗分割で決る設定値
から何らかの理由でずれたとき、充分す速く設定値へ復
帰させてやるには高電流駆動能力が要求され、抵抗R1と
R2の値は充分小さくなくてはならない。しかし、このこ
とは正にこの中間電位発生回路において電源電圧VccとV
ss間に流れる貫通電流が増大することを意味し、低消費
電力を要求されているLSIに対しては相性が悪い。全く
同様の欠点を第７図（ｂ）のタイプの中間電位発生回路
も持っている。この欠点を克服すべく発生されたのが第
７図（ｃ）の中間電位発生回路である。前項で説明した
ごとく、このタイプの中間電位発生回路は低消費電力化
と高電流駆動能力を兼ね備えた理想的なものに近いが、
以下に示す欠点をもっている。
できるのは良いが、中間電位の高電流駆動能力と低消費
電流化が同時に達成することが不可能である。たとえ
ば、中間電位VMのノードに非常に大きい容量がついてい
る場合、VMの電位が抵抗R1とR2の抵抗分割で決る設定値
から何らかの理由でずれたとき、充分す速く設定値へ復
帰させてやるには高電流駆動能力が要求され、抵抗R1と
R2の値は充分小さくなくてはならない。しかし、このこ
とは正にこの中間電位発生回路において電源電圧VccとV
ss間に流れる貫通電流が増大することを意味し、低消費
電力を要求されているLSIに対しては相性が悪い。全く
同様の欠点を第７図（ｂ）のタイプの中間電位発生回路
も持っている。この欠点を克服すべく発生されたのが第
７図（ｃ）の中間電位発生回路である。前項で説明した
ごとく、このタイプの中間電位発生回路は低消費電力化
と高電流駆動能力を兼ね備えた理想的なものに近いが、
以下に示す欠点をもっている。
第８図にこの第７図（ｃ）の中間電位発生回路のDC特性
を示す。この図に示されているようにハイ・インピーダ
ンス領域からトランジスタM1オン領域又はトランジスタ
M2オン領域に入ってもトランジスタM1,M2は飽和領域で
動作しているので中間電位VMがハイ・インピーダンス領
域からわずかに外へ出た状態では電流駆動能力は充分で
はなく、かなり小さいものである。せっかく貫通電流が
なくせてM1,M2のトランジスタを大きくすることができ
るのに、これらを有効に活用してないと言える。従って
速い応答性が要求される中間電位発生回路において、第
７図（ｃ）のタイプの中間電位発生回路では、まだ不充
分と言える。
を示す。この図に示されているようにハイ・インピーダ
ンス領域からトランジスタM1オン領域又はトランジスタ
M2オン領域に入ってもトランジスタM1,M2は飽和領域で
動作しているので中間電位VMがハイ・インピーダンス領
域からわずかに外へ出た状態では電流駆動能力は充分で
はなく、かなり小さいものである。せっかく貫通電流が
なくせてM1,M2のトランジスタを大きくすることができ
るのに、これらを有効に活用してないと言える。従って
速い応答性が要求される中間電位発生回路において、第
７図（ｃ）のタイプの中間電位発生回路では、まだ不充
分と言える。
本発明は、従来技術の問題点を解決する為に低消費電力
で従来技術のものよりも更に電流駆動力が高い中間電位
発生回路を提供することを目的とする。
で従来技術のものよりも更に電流駆動力が高い中間電位
発生回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は上記目的を達成するために、半導体装置チップ
外部より供給される２種類の電源電圧VccとVssとの中間
の電位を半導体装置チップ内で発生する中間電位発生回
路において、２個の差動増幅器をもち、それぞれの非反
転入力側、もしくは反転入力側のいずれかに中間電位出
力端を接続し、それぞれの他方の入力側には中間電位の
設定値よりわずかに高い電位もしくはわずかに低い電位
を与え、わずかに低い電位を入力した差動増幅器の出力
端は電源電圧Vccと中間電位出力端とを非制御電極（ド
レイン／ソース）に接続したトランジスタの制御電極
（ゲート）に接続し、わずかに高い電位を入力した差動
増幅器の出力端は中間電位出力端と電源電圧Vssとを非
制御電極（ドレイン／ソース）に接続したトランジスタ
の制御電極（ゲート）に接続するようにしたことを特徴
とするもので、差動増幅器の出力端が接続された中間電
位駆動用トランジスタを三極管動作させて、中間電位駆
動用トランジスタの大きなチャネル幅を有効に電流能力
につなげるよう工夫した。つまり、中間電位VMの電位を
モニターしていて、許容範囲外に出たら、中間電位駆動
用トランジスタのゲートを電源電圧Vss又はVccでフル振
動させてトランジスタの電流能力を高めるものである。
外部より供給される２種類の電源電圧VccとVssとの中間
の電位を半導体装置チップ内で発生する中間電位発生回
路において、２個の差動増幅器をもち、それぞれの非反
転入力側、もしくは反転入力側のいずれかに中間電位出
力端を接続し、それぞれの他方の入力側には中間電位の
設定値よりわずかに高い電位もしくはわずかに低い電位
を与え、わずかに低い電位を入力した差動増幅器の出力
端は電源電圧Vccと中間電位出力端とを非制御電極（ド
レイン／ソース）に接続したトランジスタの制御電極
（ゲート）に接続し、わずかに高い電位を入力した差動
増幅器の出力端は中間電位出力端と電源電圧Vssとを非
制御電極（ドレイン／ソース）に接続したトランジスタ
の制御電極（ゲート）に接続するようにしたことを特徴
とするもので、差動増幅器の出力端が接続された中間電
位駆動用トランジスタを三極管動作させて、中間電位駆
動用トランジスタの大きなチャネル幅を有効に電流能力
につなげるよう工夫した。つまり、中間電位VMの電位を
モニターしていて、許容範囲外に出たら、中間電位駆動
用トランジスタのゲートを電源電圧Vss又はVccでフル振
動させてトランジスタの電流能力を高めるものである。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例を示す。即ち、第１のＮ
チャネルMOSトランジスタM5のゲートとドレインが共通
ノードN5になり第２のＮチャネルMOSトランジスタM7の
ゲートに入力している。同時に第１のＰチャネルMOSト
ランジスタM6のゲートとドレインが共通ノードN6になり
第２のＰチャネルMOSトランジスタM8のゲートに入力し
ている。第１のＮチャネルMOSトランジスタM5のソース
と第１のＰチャネルMOSトランジスタM6のソースは共通
ノードN4になっていて、第１のＮチャネルMOSトランジ
スタM5のドレインと電源電圧Vccの間には抵抗素子R6あ
るいは等価的に抵抗素子とみなすことができるMOSトラ
ンジスタが挿入されている。同様に第１のＰチャネルMO
SトランジスタM6のドレイン電源電圧Vssの間には抵抗素
子R7あるいは等価的に抵抗素子とみなすことができるMO
Sトランジスタが挿入されている。第２のＮチャネルMOS
トランジスタM7のドレインは電源電圧Vccであり、その
ソースと電源電圧Vssの間には抵抗素子R8あるいは等価
的に抵抗素子とみなせるMOSトランジスタが挿入され、
同様に第２のＰチャネルMOSトランジスタM8のドレイン
は電源電圧Vssであり、そのソースと電源Vccの間には抵
抗素子R9あるいは等価的に抵抗素子とみなせるMOSトラ
ンジスタが挿入されている。更に第１のＮチャネルMOS
トランジスタM5の閾値電位は第２のＮチャネルMOSトラ
ンジスタM7の閾値電位よりも小さく、第１のＰチャネル
MOSトランジスタM6の閾値電位の絶対値は第２のＰチャ
ネルMOSトランジスタM8の閾値電位の絶対値よりも小さ
い。このような構成における第２のＮチャネルMOSトラ
ンジスタM7のソースが中間電位の設定値よりもわずかに
低い電位を与え、第２のＰチャネルMOSトランジスタM8
のソースが同設定値よりもわずかに高い電位を与える。
チャネルMOSトランジスタM5のゲートとドレインが共通
ノードN5になり第２のＮチャネルMOSトランジスタM7の
ゲートに入力している。同時に第１のＰチャネルMOSト
ランジスタM6のゲートとドレインが共通ノードN6になり
第２のＰチャネルMOSトランジスタM8のゲートに入力し
ている。第１のＮチャネルMOSトランジスタM5のソース
と第１のＰチャネルMOSトランジスタM6のソースは共通
ノードN4になっていて、第１のＮチャネルMOSトランジ
スタM5のドレインと電源電圧Vccの間には抵抗素子R6あ
るいは等価的に抵抗素子とみなすことができるMOSトラ
ンジスタが挿入されている。同様に第１のＰチャネルMO
SトランジスタM6のドレイン電源電圧Vssの間には抵抗素
子R7あるいは等価的に抵抗素子とみなすことができるMO
Sトランジスタが挿入されている。第２のＮチャネルMOS
トランジスタM7のドレインは電源電圧Vccであり、その
ソースと電源電圧Vssの間には抵抗素子R8あるいは等価
的に抵抗素子とみなせるMOSトランジスタが挿入され、
同様に第２のＰチャネルMOSトランジスタM8のドレイン
は電源電圧Vssであり、そのソースと電源Vccの間には抵
抗素子R9あるいは等価的に抵抗素子とみなせるMOSトラ
ンジスタが挿入されている。更に第１のＮチャネルMOS
トランジスタM5の閾値電位は第２のＮチャネルMOSトラ
ンジスタM7の閾値電位よりも小さく、第１のＰチャネル
MOSトランジスタM6の閾値電位の絶対値は第２のＰチャ
ネルMOSトランジスタM8の閾値電位の絶対値よりも小さ
い。このような構成における第２のＮチャネルMOSトラ
ンジスタM7のソースが中間電位の設定値よりもわずかに
低い電位を与え、第２のＰチャネルMOSトランジスタM8
のソースが同設定値よりもわずかに高い電位を与える。
すなわち、R6,M5,M6,R7のバスは従来技術第７図（ｃ）
と同じである。しかし、従来技術とちがいN5,N6のノー
ドが直接ノードVM駆動用トランジスタのゲートに入力す
るのではなく、それぞれＮチャネルMOSトランジスタM
7、ＰチャネルMOSトランジスタM8のゲートに入力する。
と同じである。しかし、従来技術とちがいN5,N6のノー
ドが直接ノードVM駆動用トランジスタのゲートに入力す
るのではなく、それぞれＮチャネルMOSトランジスタM
7、ＰチャネルMOSトランジスタM8のゲートに入力する。
ＮチャネルMOSトランジスタM7と抵抗R8の接続ノードN7
は差動増幅器CMP1の非反転入力側すなわち“＋”側に入
力する。ＰチャネルMOSトランジスタM8と抵抗R9の接続
ノードN8は、もう一つの差動増幅器CMP2の反転入力側す
なわち“−”側に入力する。差動増幅器CMP1の出力は中
間電位VM駆動用NMOSトランジスタM9のゲートに入力し、
差動増幅器CMP2の出力はやはり中間電位VM駆動用NMOSト
ランジスタM10のゲートに入力する。トランジスタM9の
ドレインは電源電圧Vccへ接続され、ソースは中間電位V
Mのノードへ接続されている。トランジスタM10のドレイ
ンは中間電位VMのノードへ接続され、ソースは電源電圧
Vssへ接続されている。一方、中間電位VMは差動増幅器C
MP1の“−”側およびCMP2の“＋”側へフィードバック
されている。以上の構成をなす第１の実施例の動作原理
を以下に説明する。ノードN5はノードN4よりもNMOSトラ
ンジスタM5の閾値VTN5だけ高い電位に保たれている。
は差動増幅器CMP1の非反転入力側すなわち“＋”側に入
力する。ＰチャネルMOSトランジスタM8と抵抗R9の接続
ノードN8は、もう一つの差動増幅器CMP2の反転入力側す
なわち“−”側に入力する。差動増幅器CMP1の出力は中
間電位VM駆動用NMOSトランジスタM9のゲートに入力し、
差動増幅器CMP2の出力はやはり中間電位VM駆動用NMOSト
ランジスタM10のゲートに入力する。トランジスタM9の
ドレインは電源電圧Vccへ接続され、ソースは中間電位V
Mのノードへ接続されている。トランジスタM10のドレイ
ンは中間電位VMのノードへ接続され、ソースは電源電圧
Vssへ接続されている。一方、中間電位VMは差動増幅器C
MP1の“−”側およびCMP2の“＋”側へフィードバック
されている。以上の構成をなす第１の実施例の動作原理
を以下に説明する。ノードN5はノードN4よりもNMOSトラ
ンジスタM5の閾値VTN5だけ高い電位に保たれている。
VN5＝VN4＋VTN5 … ノードN6はノードN4よりもPMOSトランジスタM6の閾値−
VTP6の絶対値VTP6だけ低い電位に保たれている。
VTP6の絶対値VTP6だけ低い電位に保たれている。
VN6＝VN4−VTP6 … 一方、ノードN7はノードN5よりもNMOSトランジスタM7の
閾値VTN7だけ低い電位に保たれている。
閾値VTN7だけ低い電位に保たれている。
VN7＝VN5−VTN7 … 同様にノードN8はノードN6よりもPMOSトランジスタM8の
閾値−VTP8の絶対値VTP8だけ高い電位に保たれている。
閾値−VTP8の絶対値VTP8だけ高い電位に保たれている。
VN8＝VN6＋VTP8 … そして、何らかの手段により、NMOSトランジスタM7の閾
値VTN7の方がNMOSトランジスタM5の閾値VTN5よりも大き
い値に設定されている。
値VTN7の方がNMOSトランジスタM5の閾値VTN5よりも大き
い値に設定されている。
VTN7＞VTN5 … この手段としては（ｉ）トランジスタM5のチャネル長を
トランジスタM7のそれよりも短くして短チャネル効果を
効かせる。（ii）トランジスタM7のチャネル幅をトラン
ジスタM5のそれよりも狭くして、狭チャネル効果を効か
せる。（iii）トランジスタM5の基板をノードN4の電位
（トランジスタM5のソース電位）に等しくして基板バイ
アス効果がトランジスタM7（VBB＝−2.0ボルト程度の基
板バイアスが通常のNMOSトランジスタには印加されてい
る。）のトランジスタのみに印加するようにする。具体
的にはM5のNMOSトランジスタのみを特別のＰウェル（We
ll）に入れて、このウエルの電位をN4のノードからと
る。（iv）チャネルの異なるドーズ量の不純物の導入を
行う。などの方法がある。同様に、何らかの手段により
PMOSトランジスタM8の閾値電圧の絶対値VTP8の方がPMOS
トランジスタM6の閾値電圧の絶対値VTP6よりも大きい値
に設定されている。
トランジスタM7のそれよりも短くして短チャネル効果を
効かせる。（ii）トランジスタM7のチャネル幅をトラン
ジスタM5のそれよりも狭くして、狭チャネル効果を効か
せる。（iii）トランジスタM5の基板をノードN4の電位
（トランジスタM5のソース電位）に等しくして基板バイ
アス効果がトランジスタM7（VBB＝−2.0ボルト程度の基
板バイアスが通常のNMOSトランジスタには印加されてい
る。）のトランジスタのみに印加するようにする。具体
的にはM5のNMOSトランジスタのみを特別のＰウェル（We
ll）に入れて、このウエルの電位をN4のノードからと
る。（iv）チャネルの異なるドーズ量の不純物の導入を
行う。などの方法がある。同様に、何らかの手段により
PMOSトランジスタM8の閾値電圧の絶対値VTP8の方がPMOS
トランジスタM6の閾値電圧の絶対値VTP6よりも大きい値
に設定されている。
VTP8＞VTP6 … この条件も14式を実現する前記手段と全く同じ手段によ
り実現できる。つまり（ｉ）トランジスタM6のチャネル
長をトランジスタM8のチャネル長よりも短くして短チャ
ネル効果を効かせる。（ii）トランジスタM8のチャネル
幅をトランジスタM6のチャネル幅よりも狭くして狭チャ
ネル効果を効果かせる（iii）トランジスタM6の基板を
特別のＮウェルにして、このウエルにノードN4の電位を
印加することで、トランジスタM8（基板電位はVcc）よ
りも基板電位を浅くする。（iii）チャネルへ異なるド
ーズ量の不純物を導入する。式、式へ式、式を
代入すると、次式を得る。
り実現できる。つまり（ｉ）トランジスタM6のチャネル
長をトランジスタM8のチャネル長よりも短くして短チャ
ネル効果を効かせる。（ii）トランジスタM8のチャネル
幅をトランジスタM6のチャネル幅よりも狭くして狭チャ
ネル効果を効果かせる（iii）トランジスタM6の基板を
特別のＮウェルにして、このウエルにノードN4の電位を
印加することで、トランジスタM8（基板電位はVcc）よ
りも基板電位を浅くする。（iii）チャネルへ異なるド
ーズ量の不純物を導入する。式、式へ式、式を
代入すると、次式を得る。
VN7＝VN4−（VTN7−VTN5） … VN8＝VN4＋（VTP8−VTP6） … ここで ΔVTN＝VTN7−VTN5 … ΔVTP＝VTP8−VTP6 … とおけば式，式より VN7＝VN4−ΔVTN … VN8＝VN4＋ΔVTP … 式，式，式，式より ΔVTN＞０ … ΔVTP＞０ … が成立する。このような状況で、２個の差動増幅器が上
記のごとくバイアスされていれば以下のような動作をす
る。中間電位VMがノードN7の電位VN4−ΔVTNより（式
参照）も低ければ差動増幅器CMP1の出力ノードN9が電源
電圧Vccの電位の出力を出すのでNMOSトランジスタM9が
オンし、VMのノードがより高い電位へ充電される。しか
し、VN4−ΔVTNよりも高くなれば差動増幅器CMP1の出力
ノードN9は０ボルトに落ち、NMOSトランジスタM9はオフ
し充電は止まる。逆に中間電位VMがノードN8の電位VN4
＋ΔVTPより（式参照）も高ければ差動増幅器CMP2の
出力ノードN10が電源電圧Vccの電位を出力するので、NM
OSトランジスタM10がオンし中間電位VMはより低い電位
へ放電される。しかし、VN4＋ΔVTPよりも低くなければ
差動増幅器CMP2の出力ノードN10は０ボルトに落ち、NMO
SトランジスタM10はオフし放電は止まる。このようにし
て、中間電位VMは VN4−ΔVTN＜VM＜VN4＋ΔVTP … の間の狭い範囲に落ち着くように設定される。中間電位
VMが式を満たしていればトランジスタM9,M10共にオフ
していて貫通電流はない。しかも中間電位VMが式から
多少なりともずれればM9又はM10のトランジスタのゲー
ト電位が電源電圧Vccへフル振幅するのでそれぞれのト
ランジスタの電源駆動能力は第７図（ｃ）の従来技術よ
りもはるかに高く、低消費電力化と従来技術よりも更に
高い高電流駆動能力化が同時に達成できることになる。
抵抗R6,R7,R8,R9の抵抗値は充分大きく設定し、R6→M5
→M6→R7の貫通電流パス、M7→R8のパス、R9→M8のパス
による消費電流は充分低い値に抑えることが可能であ
る。第２図は第１図の第１の実施例の中間電位発生回路
のDC特性である。第８図の従来例のものとくらべるとは
るかに高い電流駆動能力が備っていることがわかる。
記のごとくバイアスされていれば以下のような動作をす
る。中間電位VMがノードN7の電位VN4−ΔVTNより（式
参照）も低ければ差動増幅器CMP1の出力ノードN9が電源
電圧Vccの電位の出力を出すのでNMOSトランジスタM9が
オンし、VMのノードがより高い電位へ充電される。しか
し、VN4−ΔVTNよりも高くなれば差動増幅器CMP1の出力
ノードN9は０ボルトに落ち、NMOSトランジスタM9はオフ
し充電は止まる。逆に中間電位VMがノードN8の電位VN4
＋ΔVTPより（式参照）も高ければ差動増幅器CMP2の
出力ノードN10が電源電圧Vccの電位を出力するので、NM
OSトランジスタM10がオンし中間電位VMはより低い電位
へ放電される。しかし、VN4＋ΔVTPよりも低くなければ
差動増幅器CMP2の出力ノードN10は０ボルトに落ち、NMO
SトランジスタM10はオフし放電は止まる。このようにし
て、中間電位VMは VN4−ΔVTN＜VM＜VN4＋ΔVTP … の間の狭い範囲に落ち着くように設定される。中間電位
VMが式を満たしていればトランジスタM9,M10共にオフ
していて貫通電流はない。しかも中間電位VMが式から
多少なりともずれればM9又はM10のトランジスタのゲー
ト電位が電源電圧Vccへフル振幅するのでそれぞれのト
ランジスタの電源駆動能力は第７図（ｃ）の従来技術よ
りもはるかに高く、低消費電力化と従来技術よりも更に
高い高電流駆動能力化が同時に達成できることになる。
抵抗R6,R7,R8,R9の抵抗値は充分大きく設定し、R6→M5
→M6→R7の貫通電流パス、M7→R8のパス、R9→M8のパス
による消費電流は充分低い値に抑えることが可能であ
る。第２図は第１図の第１の実施例の中間電位発生回路
のDC特性である。第８図の従来例のものとくらべるとは
るかに高い電流駆動能力が備っていることがわかる。
第３図，第４図は発明の第２の実施例、第３の実施例を
示す。第１図と基本的には同じだが最終段の中間電位VM
駆動用NMOSトランジスタのM9,M10がPMOSトランジスタM1
5,M22に変更されている。又これに伴い差動増幅器CMP3,
CMP6は第１図の差動増幅器CMP1と入力側が逆になってい
る。動作原理は第１の実施例（第１図）と全く同様なの
で省略する。同様に最終段の中間電位VM駆動トランジス
タの導伝型を変えた第４の実施例が存在し得る。これら
を第５図に示す。
示す。第１図と基本的には同じだが最終段の中間電位VM
駆動用NMOSトランジスタのM9,M10がPMOSトランジスタM1
5,M22に変更されている。又これに伴い差動増幅器CMP3,
CMP6は第１図の差動増幅器CMP1と入力側が逆になってい
る。動作原理は第１の実施例（第１図）と全く同様なの
で省略する。同様に最終段の中間電位VM駆動トランジス
タの導伝型を変えた第４の実施例が存在し得る。これら
を第５図に示す。
第６図は本発明で用いられる差動増幅回路をCMOS回路で
構成した場合の例を示す。第６図（ａ）が基本形である
が出力OUTの駆動力が足りない時は第６図（ｂ）のよう
にインバータI1,I2の２段からなるバッファーをつけて
も良い。又第６図（ｃ）のように入力IN+,IN-を第６図
（ａ），（ｂ）の場合とは逆にして，インバータI3の１
段で出力を反転して取り出すこともできる。更に第６図
（ｄ）のように、ＮチャネルMOSトランジスタM100をロ
ード（load）にして使うこともできる。勿論第６図
（ｄ）の方式にも第５図（ａ）の方式に対する第６図
（ｂ），（ｃ）のような変形が考えられる。又、パワー
をセーブする為にこれらの差動増幅回路を制御信号Фで
デイセーブル状態にするよう電源電圧と差動増幅回路の
間にФでゲートがコントロールされたMOSトランジスタ
を挿入することもできる。第６図中、M200はＰチャネル
MOSトランジスタである。
構成した場合の例を示す。第６図（ａ）が基本形である
が出力OUTの駆動力が足りない時は第６図（ｂ）のよう
にインバータI1,I2の２段からなるバッファーをつけて
も良い。又第６図（ｃ）のように入力IN+,IN-を第６図
（ａ），（ｂ）の場合とは逆にして，インバータI3の１
段で出力を反転して取り出すこともできる。更に第６図
（ｄ）のように、ＮチャネルMOSトランジスタM100をロ
ード（load）にして使うこともできる。勿論第６図
（ｄ）の方式にも第５図（ａ）の方式に対する第６図
（ｂ），（ｃ）のような変形が考えられる。又、パワー
をセーブする為にこれらの差動増幅回路を制御信号Фで
デイセーブル状態にするよう電源電圧と差動増幅回路の
間にФでゲートがコントロールされたMOSトランジスタ
を挿入することもできる。第６図中、M200はＰチャネル
MOSトランジスタである。
尚、上記各実施例では中間電位VM駆動用トランジスタと
してCMOSトランジスタを用いる場合について説明した
が、これに限らず、バイポーラ形トランジスタで中間電
位VM駆動用トランジスタを構成してもよい。
してCMOSトランジスタを用いる場合について説明した
が、これに限らず、バイポーラ形トランジスタで中間電
位VM駆動用トランジスタを構成してもよい。
［発明の効果］ 以上述べたように本発明の効果は第８図と第２図を比較
すれば明白である。従来技術（第８図）では中間電位VM
が設定許容範囲（ハイ・インピーダンス領域）からわず
かにずれた場合は中間電位VM駆動用トランジスタM1,M2
は飽和領域（五極管領域）で動作する為、充分な電流駆
動能力が引き出せなかったのに対し、本発明（第２図）
では、中間電位VMが設定許容範囲（ハイ・インピーダン
ス領域）からわずかにずれただけでも中間電位VM駆動用
トランジスタ（第１図の第１の実施例で言えばトランジ
スタM9とM10）は線形領域（三極管領域）で動作する
為、従来技術にくらべて、はるかに高い電流駆動能力を
引き出すことができる。又低消費電力化については全く
従来技術と同じ極めて低い状態を保つことができ、理想
的な中間電位発生回路を実現することができる。又従来
と同じ電流駆動能力を有するものを、より小さいトラン
ジスタで実現できるのでチップ内のスペースの有効活用
をすることができる。
すれば明白である。従来技術（第８図）では中間電位VM
が設定許容範囲（ハイ・インピーダンス領域）からわず
かにずれた場合は中間電位VM駆動用トランジスタM1,M2
は飽和領域（五極管領域）で動作する為、充分な電流駆
動能力が引き出せなかったのに対し、本発明（第２図）
では、中間電位VMが設定許容範囲（ハイ・インピーダン
ス領域）からわずかにずれただけでも中間電位VM駆動用
トランジスタ（第１図の第１の実施例で言えばトランジ
スタM9とM10）は線形領域（三極管領域）で動作する
為、従来技術にくらべて、はるかに高い電流駆動能力を
引き出すことができる。又低消費電力化については全く
従来技術と同じ極めて低い状態を保つことができ、理想
的な中間電位発生回路を実現することができる。又従来
と同じ電流駆動能力を有するものを、より小さいトラン
ジスタで実現できるのでチップ内のスペースの有効活用
をすることができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図のDC特性の一例を示す特性曲線図、第３図〜第５
図は本発明の他の実施例を示す回路図、第６図は本発明
に用いる差動増幅器の例を示す回路図、第７図は従来の
中間電位発生回路を示す回路図、第８図は従来のDC特性
を示す特性曲線図である。 CMP1,CMP2……差動増幅器、M5,M7,M9,M10……NMOSトラ
ンジスタ、M6,M8……PMOSトランジスタ、R6〜R9……抵
抗。
第１図のDC特性の一例を示す特性曲線図、第３図〜第５
図は本発明の他の実施例を示す回路図、第６図は本発明
に用いる差動増幅器の例を示す回路図、第７図は従来の
中間電位発生回路を示す回路図、第８図は従来のDC特性
を示す特性曲線図である。 CMP1,CMP2……差動増幅器、M5,M7,M9,M10……NMOSトラ
ンジスタ、M6,M8……PMOSトランジスタ、R6〜R9……抵
抗。
Claims (1)
- 【請求項１】第１のＮチャネルMOSトランジスタのゲー
トとドレインが共通ノードになり第２のＮチャネルMOS
トランジスタのゲートに入力し、第１のＰチャネルMOS
トランジスタのゲートとドレインが共通ノードになり第
２のＰチャネルMOSトランジスタのゲートに入力し、第
１のＮチャネルMOSトランジスタのソースと第１のＰチ
ャネルMOSトランジスタのソースは共通ノードになり、
第１のＮチャネルMOSトランジスタのドレインと電源電
圧Vccの間には抵抗素子あるいは等価的に抵抗素子とみ
なすことができるMOSトランジスタが挿入され、第１の
ＰチャネルMOSトランジスタのドレインと電源電圧Vssの
間には抵抗素子あるいは等価的に抵抗素子とみなすこと
ができるMOSトランジスタが挿入され、第２のＮチャネ
ルMOSトランジスタはドレインが電源電圧Vccに接続さ
れ、第２のＮチャネルMOSトランジスタのソースと電源
電圧Vssの間には抵抗素子あるいは等価的に抵抗素子と
みなすことができるMOSトランジスタが挿入され、第２
のＰチャネルMOSトランジスタはドレインが電源電圧Vss
に接続され、第２のＰチャネルMOSトランジスタのソー
スと電源電圧Vccの間には抵抗素子あるいは等価的に抵
抗素子とみなすことができるMOSトランジスタが挿入さ
れ、第１のＮチャネルMOSトランジスタの閾値電位は第
２のＮチャネルMOSトランジスタの閾値電位よりも小さ
く、第１のＰチャネルMOSトランジスタの閾値電位の絶
対値は第２のＰチャネルMOSトランジスタの閾値電位の
絶対値よりも小さく構成され、２個の差動増幅器のそれ
ぞれの非反転入力側もしくは反転入力側のいずれかに中
間電位出力端を接続し、前記２個の差動増幅器のそれぞ
れの他方の入力側には前記第２のＮチャネルMOSトラン
ジスタのソースから抽出した中間電位の設定値よりわず
かに低い電位もしくは前記第２のＰチャネルMOSトラン
ジスタのソースから抽出した中間電位の設定値よりわず
かに高い電位を与え、わずかに低い電位を入力した差動
増幅器の出力端は電源電圧Vccと中間電位出力端とを非
制御電極に接続したトランジスタの制御電極に接続し、
わずかに高い電位を入力した差動増幅器の出力端は中間
電位出力端と電源電圧Vssとを非制御電極に接続したト
ランジスタの制御電極に接続したことを特徴とする中間
電位発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320423A JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
| EP88311848A EP0321226B1 (en) | 1987-12-18 | 1988-12-14 | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential |
| DE88311848T DE3881850T2 (de) | 1987-12-18 | 1988-12-14 | Schaltung zur Erzeugung einer Zwischenspannung zwischen einer Versorgungsspannung und einer Erdspannung. |
| KR1019880016804A KR920001634B1 (ko) | 1987-12-18 | 1988-12-16 | 중간전위 발생회로 |
| US07/285,755 US4906914A (en) | 1987-12-18 | 1988-12-16 | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320423A JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161513A JPH01161513A (ja) | 1989-06-26 |
| JPH0690655B2 true JPH0690655B2 (ja) | 1994-11-14 |
Family
ID=18121291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320423A Expired - Lifetime JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4906914A (ja) |
| EP (1) | EP0321226B1 (ja) |
| JP (1) | JPH0690655B2 (ja) |
| KR (1) | KR920001634B1 (ja) |
| DE (1) | DE3881850T2 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-12-18 JP JP62320423A patent/JPH0690655B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-14 DE DE88311848T patent/DE3881850T2/de not_active Expired - Fee Related
- 1988-12-14 EP EP88311848A patent/EP0321226B1/en not_active Expired - Lifetime
- 1988-12-16 US US07/285,755 patent/US4906914A/en not_active Expired - Lifetime
- 1988-12-16 KR KR1019880016804A patent/KR920001634B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3881850T2 (de) | 1993-10-28 |
| KR920001634B1 (ko) | 1992-02-21 |
| DE3881850D1 (de) | 1993-07-22 |
| EP0321226B1 (en) | 1993-06-16 |
| US4906914A (en) | 1990-03-06 |
| KR890011080A (ko) | 1989-08-12 |
| JPH01161513A (ja) | 1989-06-26 |
| EP0321226A1 (en) | 1989-06-21 |
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