JPH0691187B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691187B2 JPH0691187B2 JP62268481A JP26848187A JPH0691187B2 JP H0691187 B2 JPH0691187 B2 JP H0691187B2 JP 62268481 A JP62268481 A JP 62268481A JP 26848187 A JP26848187 A JP 26848187A JP H0691187 B2 JPH0691187 B2 JP H0691187B2
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- JP
- Japan
- Prior art keywords
- substrate potential
- semiconductor device
- terminal
- channel mos
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にダイナミックランダム
・アクセス・メモリに関する。
・アクセス・メモリに関する。
従来、64kビット・ダイナミック・ランダム・アクセス
・メモリ（DRAM）以降、DRAMは１電源型となったため、
基板電位発生回路内蔵型となっていた。又、空ピンを直
接基板パッドに接続したものもあった。
・メモリ（DRAM）以降、DRAMは１電源型となったため、
基板電位発生回路内蔵型となっていた。又、空ピンを直
接基板パッドに接続したものもあった。
第３図に従来の64kDRAMの平面模式図を示す。この従来
例では外部端子V3が空ピンとなっている。
例では外部端子V3が空ピンとなっている。
上述した従来の半導体装置は基板電位発生回路内蔵型と
なっていて、基板電位（VBB）は電源電圧（VCC），サイ
クルタイム，各種ファンクションに依存して変化する
が、基板電位の状態を外部から観測する手段を備えてい
ないので、電源電圧や基板電位のマージンをパッケージ
に実装後にテストできないという欠点がある。
なっていて、基板電位（VBB）は電源電圧（VCC），サイ
クルタイム，各種ファンクションに依存して変化する
が、基板電位の状態を外部から観測する手段を備えてい
ないので、電源電圧や基板電位のマージンをパッケージ
に実装後にテストできないという欠点がある。
又、空ピンを直接・基板パッドに接続したものでは、メ
モリ・ボードの接続まちがいで、空ピンに接続した場
合、通常用いられる正電圧印加によってデバイスが破壊
されたり、誤動作するという欠点がある。
モリ・ボードの接続まちがいで、空ピンに接続した場
合、通常用いられる正電圧印加によってデバイスが破壊
されたり、誤動作するという欠点がある。
本発明の半導体装置は、外部端子と、ドレインを前記外
部端子に接続しゲートに基板電位が供給される第１のＮ
チャネルMOSトラジスタと、ゲートおよびソースを接地
端子に接続しドレインを前記第１のＮチャネルMOSトラ
ンジスタのソースに接続した第２のＮチャネルMOSトラ
ンジスタとからなる一方向性の基板電位検出端子を備え
ているというものである。
部端子に接続しゲートに基板電位が供給される第１のＮ
チャネルMOSトラジスタと、ゲートおよびソースを接地
端子に接続しドレインを前記第１のＮチャネルMOSトラ
ンジスタのソースに接続した第２のＮチャネルMOSトラ
ンジスタとからなる一方向性の基板電位検出端子を備え
ているというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の平面模式図、第２図はこの
実施例の基板電位検出端子の回路図である。
実施例の基板電位検出端子の回路図である。
この実施例は、外部端子V3′と、ドレインを外部端子
V3′に接続しゲートに基板電位VBBが供給される第１の
ＮチャネルMOSトランジスタQ1と、ゲートおよびソース
を接地端子V2に接続しドレインを第１のＮチャネルMOS
トランジスタQ1のソースに接続した第２のＮチャネルMO
Sトランジスタとからなる一方向性の基板電位検出端子
を備えている。すなわち、ゲートに基板電位VBBを入力
し、ソースと接地電位の間にダイオード動作をするMOS
トランジスタ（第２のＮチャネルMOSトランジスタ）か
らなる電流制御手段１を挿入し、外部端子V3′をドレイ
ンに接続するトランジタQ1（第１のＮチャネルMOSトラ
ンジスタ）を導入する。このような回路がチップ上に形
成されているものとする。そこでV3′に正電位を印加す
ると、電流が流れず開放の状態を作り出せる。従って誤
ってV3′に正電位を加えることがあっても半導体装置が
破壊されることはない。又、V3′に（基板電位）−（Q1
のしきい電圧）を印加すると、電流が流れるので、電流
が流れはじめる時のV3′電圧と電流の値を知れば、基板
電位が定量的に把握できる。
V3′に接続しゲートに基板電位VBBが供給される第１の
ＮチャネルMOSトランジスタQ1と、ゲートおよびソース
を接地端子V2に接続しドレインを第１のＮチャネルMOS
トランジスタQ1のソースに接続した第２のＮチャネルMO
Sトランジスタとからなる一方向性の基板電位検出端子
を備えている。すなわち、ゲートに基板電位VBBを入力
し、ソースと接地電位の間にダイオード動作をするMOS
トランジスタ（第２のＮチャネルMOSトランジスタ）か
らなる電流制御手段１を挿入し、外部端子V3′をドレイ
ンに接続するトランジタQ1（第１のＮチャネルMOSトラ
ンジスタ）を導入する。このような回路がチップ上に形
成されているものとする。そこでV3′に正電位を印加す
ると、電流が流れず開放の状態を作り出せる。従って誤
ってV3′に正電位を加えることがあっても半導体装置が
破壊されることはない。又、V3′に（基板電位）−（Q1
のしきい電圧）を印加すると、電流が流れるので、電流
が流れはじめる時のV3′電圧と電流の値を知れば、基板
電位が定量的に把握できる。
以上説明したように本発明の半導体装置は、一方向性の
基板電位検出端子を外部端子として有しているので、容
易に基板電位を外部から測定できて便利である。又、誤
って、この端子に正電圧を印加しても半導体装置が破壊
されることもない。
基板電位検出端子を外部端子として有しているので、容
易に基板電位を外部から測定できて便利である。又、誤
って、この端子に正電圧を印加しても半導体装置が破壊
されることもない。
第１図は本発明の一実施例の平面模式図、第２図は基板
電位検出端子の回路図、第３図は従来例の平面模式図で
ある。 １……電流制御手段、V1……電源端子、V2……接地端
子、V3……空ピン、V3′……基板電位検出端子、Φ１〜
Φ14……信号端子。
電位検出端子の回路図、第３図は従来例の平面模式図で
ある。 １……電流制御手段、V1……電源端子、V2……接地端
子、V3……空ピン、V3′……基板電位検出端子、Φ１〜
Φ14……信号端子。
Claims (1)
- 【請求項１】外部端子と、ドレインを前記外部端子に接
続しゲートに基板電位が供給される第１のＮチャネルMO
Sトランジスタと、ゲートおよびソースを接地端子に接
続しドレインを前記第１のＮチャネルMOSトランジスタ
のソースに接続した第２のＮチャネルMOSトランジスタ
とからなる一方向性の基板電位検出端子を備えているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268481A JPH0691187B2 (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268481A JPH0691187B2 (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01110757A JPH01110757A (ja) | 1989-04-27 |
| JPH0691187B2 true JPH0691187B2 (ja) | 1994-11-14 |
Family
ID=17459092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268481A Expired - Fee Related JPH0691187B2 (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691187B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1218715A (en) * | 1982-08-19 | 1987-03-03 | Richard D. Buckley | Cellulose-free transformer coil structure and method |
-
1987
- 1987-10-23 JP JP62268481A patent/JPH0691187B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01110757A (ja) | 1989-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |