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JPH0718710B2 - Signal correction circuit - Google Patents
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JPH0718710B2 - Signal correction circuit - Google Patents

Signal correction circuit

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JPH0718710B2
JPH0718710B2 JP59081266A JP8126684A JPH0718710B2 JP H0718710 B2 JPH0718710 B2 JP H0718710B2 JP 59081266 A JP59081266 A JP 59081266A JP 8126684 A JP8126684 A JP 8126684A JP H0718710 B2 JPH0718710 B2 JP H0718710B2
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    • G01D3/00Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
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  • Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
  • Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は入力信号の補正回路、さらに詳しくは、入力信
号の大きさすなわち入力信号の立上り及び立下り傾斜角
度の変化に関係なく、その立上り幅を正確かつ迅速に検
出する信号補正回路に関する。
The present invention relates to a correction circuit for an input signal, and more particularly to a correction circuit for an input signal regardless of the magnitude of the input signal, that is, the rise and fall inclination angle of the input signal. The present invention relates to a signal correction circuit that detects a width accurately and quickly.

[従来技術] 従来の入力信号の立上り幅の検出回路の例としては、過
飽和信号である入力信号が所定のスレッショルドレベル
に達したときにハイレベルを出力してこれを立上り位置
とし、一方入力信号が該スレッショルドレベル以下に下
がったときハイレベルを停止させて、これを立下り位置
とし、該立上り位置と立下り位置の間隔を立上り幅とし
て検出する回路、あるいはこの測定値に一定の補正を加
える回路が知られている。
[Prior Art] As an example of a conventional input signal rise width detection circuit, a high level is output when an input signal, which is an oversaturation signal, reaches a predetermined threshold level, and this is used as a rise position. When the voltage falls below the threshold level, the high level is stopped, this is used as the falling position, and the interval between the rising position and the falling position is detected as the rising width, or a fixed correction is added to this measured value. The circuit is known.

[発明が解決しようとする問題点] 上記従来技術において、例えば、過飽和信号の入力信号
が熱間圧延時の鋼板幅の測定における幅信号であると
き、該過飽和信号は鋼板の温度等によってその大きさ、
すなわちその立上り傾斜角度及び立下り傾斜角度が変化
する。従って、同じ位置から立上った過飽和信号であっ
ても、鋼板の温度等の関係から所定のスレッショルドレ
ベルでトリガーされる位置が変化し、これが測定誤差の
原因となる問題があった。
[Problems to be Solved by the Invention] In the above-mentioned conventional technology, for example, when the input signal of the supersaturation signal is a width signal in the measurement of the steel plate width during hot rolling, the supersaturation signal has a large value depending on the temperature of the steel plate and the like. Well,
That is, the rising inclination angle and the falling inclination angle change. Therefore, even if the supersaturation signal rises from the same position, the position triggered by a predetermined threshold level changes due to the temperature of the steel sheet and the like, which causes a measurement error.

又、自動的に立上り、立下り傾斜をアナログ的に補正す
る回路もあるが、これは応答速度が遅いという問題があ
つた。
There is also a circuit that automatically corrects the rising and falling slopes in an analog manner, but this has a problem that the response speed is slow.

[発明の目的] 本発明は従来の入力信号の立上り幅の検出回路の上記問
題に鑑みなされたものであつて、入力信号の大きさにか
かわりなくその立上り幅を正確かつ迅速に検出する信号
補正回路を提供することを 目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problem of the conventional input signal rise width detection circuit, and is a signal correction for accurately and quickly detecting the rise width regardless of the size of the input signal. The purpose is to provide a circuit.

[問題点を解決するための手段] 本発明は、上記問題を解決するため次の構成上の特徴を
有する。すなわち本発明は第6図に示すように、入力信
号をスレッショルドレベルVT1で波形整形する第1スレ
ッショルド回路Aと、上記スレッショルドレベルVT1
り高いスレッショルドレベルVT2で入力信号を波形整形
する第2スレッショルド回路Bと、上記第1スレッショ
ルド回路Aの出力と第2スレッショルド回路Bの出力と
の差を出力するゲート回路Cと、クロックパルスを発生
するクロックパルス発生回路Dと、上記クロックパルス
によつて第1又は第2スレッショルド回路のいずれか一
方の出力を計数する第1計数回路Eと、上記クロックパ
ルスによつて上記ゲート回路Cの出力を計数する第2計
数回路Fと、第2計数回路Fの計数値に、第1スレッシ
ョルドレベルと第1及び第2スレッショルドレベルの差
との比を乗算して第2計数回路の計数値の補正計数値を
求め、かつその補正計数値と第1計数回路Eの計数値と
を加算する演算処理部Gとから構成される。
[Means for Solving Problems] The present invention has the following structural features for solving the above problems. That is, according to the present invention, as shown in FIG. 6, a first threshold circuit A for waveform-shaping an input signal at a threshold level VT 1 and a second threshold circuit A for waveform-shaping an input signal at a threshold level VT 2 higher than the threshold level VT 1 . A threshold circuit B, a gate circuit C that outputs the difference between the output of the first threshold circuit A and the output of the second threshold circuit B, a clock pulse generation circuit D that generates a clock pulse, and the clock pulse. A first counting circuit E that counts the output of either the first or second threshold circuit, a second counting circuit F that counts the output of the gate circuit C by the clock pulse, and a second counting circuit F. The second counting circuit by multiplying the count value of 1 by the ratio between the first threshold level and the difference between the first and second threshold levels. Obtain a correction count value of the count value, and consists of a calculation processing unit G for adding the count value of the corrected count a first counting circuit E.

従って、本発明においては、第1スレッショルドレベル
に達してから第2スレッショルドレベルに達するまでの
期間に相当する第2計数回路Fの計数値に、第1スレッ
ショルドレベルと第1及び第2スレッショルドレベルの
差との比を乗算して、第1及び第2スレッショルド回路
の差の出力に相当する第2計数回路の計数値を立上り点
から第1又は第2スレッショルドレベルに達するまでの
計数値に相当する補正計数値を求め、かつその補正計数
値と第1又は第2スレッショルドレベルを越えた範囲に
相当する第1計数回路の計数値とを加算することによ
り、入力信号の立上り位置又は立下り位置からの正確な
検出が行える。
Therefore, according to the present invention, the count value of the second counting circuit F corresponding to the period from the reaching of the first threshold level to the reaching of the second threshold level includes the first threshold level and the first and second threshold levels. Multiplying the ratio with the difference, the count value of the second counting circuit corresponding to the output of the difference between the first and second threshold circuits corresponds to the count value from the rising point to the first or second threshold level. By obtaining the corrected count value and adding the corrected count value and the count value of the first counting circuit corresponding to the range exceeding the first or second threshold level, the rising or falling position of the input signal is calculated. Can be accurately detected.

[実施例] 本発明の実施例は、第1図に示すように、図面に対して
直角方向へ移動する帯状鋼板1の幅L1を測定するための
鋼板幅検出装置2等に採用されるものである。鋼板幅検
出装置2は測定光軸4を第1図の矢印方向へ揺動させて
鋼板1を走査する。そして、前端部6と後端部8とを検
出し、前端部6から後端部8までの走査時間内に出力さ
れたクロックパルスを計数することにより鋼板1の幅L1
を算出するものである。
[Embodiment] As shown in FIG. 1, an embodiment of the present invention is adopted in a steel plate width detection device 2 for measuring a width L1 of a strip steel plate 1 moving in a direction perpendicular to the drawing. Is. The steel plate width detection device 2 scans the steel plate 1 by swinging the measurement optical axis 4 in the direction of the arrow in FIG. Then, the front end portion 6 and the rear end portion 8 are detected, and the clock pulse output within the scanning time from the front end portion 6 to the rear end portion 8 is counted, whereby the width L1 of the steel plate 1 is
Is calculated.

本実施例の回路のブロック図は第2図に示され、波形図
は第3図に示される。第2図おいて、増幅回路100に入
力された入力信号は増幅されて過飽和信号となり、こ
のは第1スレッショルド回路102及び第2スレッショ
ルド回路104へ出力される。
A block diagram of the circuit of this embodiment is shown in FIG. 2, and a waveform diagram is shown in FIG. In FIG. 2, the input signal input to the amplifier circuit 100 is amplified into a supersaturated signal, which is output to the first threshold circuit 102 and the second threshold circuit 104.

第2スレッショルド回路104は増幅された過飽和信号
をスレッショルドレベルVT2によつて方形波に変換
し、これを第1ANDゲート回路106及び排他的論理和回路1
08に出力する。クロックパルス発生器112は、第1ANDゲ
ート回路106及び第2ANDゲート回路114の出力パルス幅を
計測するに十分に高い周波数のクロックパルスを発生し
て、これを第1ANDゲート回路106及び第2ANDゲート回路1
14に出力する。
The second threshold circuit 104 converts the amplified oversaturated signal into a square wave by the threshold level VT 2 , which is then converted into a square wave by the first AND gate circuit 106 and the exclusive OR circuit 1.
Output to 08. The clock pulse generator 112 generates a clock pulse having a frequency high enough to measure the output pulse width of the first AND gate circuit 106 and the second AND gate circuit 114, and outputs the clock pulse to the first AND gate circuit 106 and the second AND gate circuit. 1
Output to 14.

第1ANDゲート回路106は第2スレッショルド回路104の方
形波出力とクロックパルス発生器112のクロックパルス
出力の論理積演算を行い、過飽和信号がスレッショルド
レベルVT2を越えている期間T0に対応した数のクロック
パルスを第1計数回路118に出力する。
The first AND gate circuit 106 performs a logical product operation of the square wave output of the second threshold circuit 104 and the clock pulse output of the clock pulse generator 112, and the number corresponding to the period T 0 during which the oversaturation signal exceeds the threshold level VT 2. And outputs the clock pulse to the first counting circuit 118.

第1計数回路118は第1ANDゲート回路106の出力パルスの
計数を行い、その結果を演算処理回路116へ出力する。
この第1計数回路118は、図示しない走査検出部からの
リセット信号の入力により、一走査が終了するたびに
計数値をクリアする。
The first counting circuit 118 counts the output pulse of the first AND gate circuit 106 and outputs the result to the arithmetic processing circuit 116.
The first counting circuit 118 clears the count value each time one scan is completed by the input of a reset signal from a scan detector (not shown).

第1スレッショルド回路102は増幅された過飽和信号
をスレッショルドレベルVT1によつて方形波に変換
し、排他的論理和回路108及び立下り検出回路110に出力
する。スレッショルドレベルVT1はスレッショルドレベ
ルVT2よりも低く設定される。
The first threshold circuit 102 converts the amplified oversaturated signal into a square wave according to the threshold level VT 1 and outputs it to the exclusive OR circuit 108 and the fall detection circuit 110. Threshold level VT1 is set lower than the threshold level VT 2.

排他的論理和回路すなわちEXORゲート回路108は、第1
スレッショルド回路102の出力と第2スレッショルド回
路104の出力の論理積を取り、過飽和信号が第1スレ
ッショルドレベルVT1と第2スレッショルドレベルVT2
の間にある期間ΔTu、ΔTdに対したパルスを形成して
これを第2ANDゲート回路114に出力する。
The exclusive OR circuit or EXOR gate circuit 108 is
The output of the threshold circuit 102 and the output of the second threshold circuit 104 are logically ANDed to form a pulse corresponding to the period ΔTu, ΔTd while the oversaturation signal is between the first threshold level VT 1 and the second threshold level VT 2. Then, this is output to the second AND gate circuit 114.

第2ANDゲート回路114は排他的論理和回路108の出力と
クロックパルス発生器112から出力されるクロックパル
スの論理積をとり、期間ΔTu、ΔTdに対応するパルス
を第2計数回路120に出力する。
The second AND gate circuit 114 takes the logical product of the output of the exclusive OR circuit 108 and the clock pulse output from the clock pulse generator 112, and outputs the pulse corresponding to the periods ΔTu and ΔTd to the second counting circuit 120.

第2計数回路120は第2ANDゲート回路114の出力パルス
、すなわち期間ΔTu及びΔTdに入力されたパルスの和
に対応したものを計数して、その計数値を演算処理回路
116に出力する。
The second counting circuit 120 counts the output pulse of the second AND gate circuit 114, that is, the one corresponding to the sum of the pulses input in the periods ΔTu and ΔTd, and outputs the counted value.
Output to 116.

立下り検出回路110は第1スレッショルド回路102の出力
の立下りを検出して演算処理回路116へ出力する。
The fall detection circuit 110 detects the fall of the output of the first threshold circuit 102 and outputs it to the arithmetic processing circuit 116.

演算処理回路116は第1計数回路118と第2計数回路120
の出力から過飽和信号の立上り点から立下り点までの期
間を演算処理により求めるものであり、後に詳しく説明
する。
The arithmetic processing circuit 116 includes a first counting circuit 118 and a second counting circuit 120.
The period from the output to the rising point to the falling point of the oversaturation signal is obtained by arithmetic processing, which will be described in detail later.

演算処理回路116の出力は表示器122に出力されて、帯状
鋼板の幅値として表示される。演算処理回路116の出力
は所望により鋼板製造部へフィードバックして幅制御信
号として利用される。
The output of the arithmetic processing circuit 116 is output to the display 122 and displayed as the width value of the strip steel plate. The output of the arithmetic processing circuit 116 is used as a width control signal by feeding back to the steel plate manufacturing section as desired.

演算処理回路116のフローチャートは、第4図に示すよ
うに、第1ステップで立下り検出パルスの有無を検出し
て、演算処理を行うか否かを判断する。立下り検出パル
スがなければ検出ルーチンを繰り返し、立下り検出パル
スがあれば次のステップへ進む。
As shown in FIG. 4, in the flowchart of the arithmetic processing circuit 116, the presence or absence of the fall detection pulse is detected in the first step to determine whether or not the arithmetic processing is performed. If there is no fall detection pulse, the detection routine is repeated, and if there is a fall detection pulse, the process proceeds to the next step.

第2ステップは第1計数回路118の出力、すなわち過飽
和信号がスレッショルドレベルVT2より大きい期間に対
応するパルス計数値T0を読み込む。
The second step is the output of the first counter circuit 118, i.e. read pulse count T0 supersaturation signal corresponds to the threshold level VT 2 greater than the period.

第3ステップは第2計数回路120の出力、すなわち過飽
和信号が立上り時にスレッショルドレベルVT1からVT2
達する期間ΔTuと立下り時にスレッショルドレベルVT2
からVT1に達する期間ΔTdの和(ΔTu+ΔTd)を読み込
む。
The third step is the output of the second counting circuit 120, that is, the period ΔTu during which the oversaturation signal rises from the threshold level VT 1 to VT 2 and the threshold level VT 2 when falling.
Read the sum (ΔTu + ΔTd) of the period ΔTd from reaching to VT 1 .

第4ステップは第3ステップで読み込んだ(ΔTu+ΔT
d)に後に説明する定数Kを乗じて、過飽和信号の立上
り時における立上り点からスレッショルドレベルVT1
達する期間と、立下り時におけるスレッショルドレベル
VT1から立下り点に達する期間の和K(ΔTu+ΔTd)を
演算する。
The fourth step was read in the third step (ΔTu + ΔT
Multiply d) by a constant K to be described later, and the period in which the threshold level VT 1 is reached from the rising point when the oversaturation signal rises, and the threshold level when falling.
The sum K (ΔTu + ΔTd) of the period from VT 1 to the falling point is calculated.

第5ステップは、第2ステップで読み込んだ計数値T0
第4ステップの演算の和{T0+K(ΔTu+ΔTd)}を演
算する。
In the fifth step, the sum {T 0 + K (ΔTu + ΔTd)} of the count value T 0 read in the second step and the calculation in the fourth step is calculated.

第6ステップは第5ステップの演算結果である{T0+K
(ΔTu+ΔTd)}を出力する。
The sixth step is the calculation result of the fifth step {T 0 + K
(ΔTu + ΔTd)} is output.

第7ステップは測定終了か否かを判断し、終了でなけれ
ば第1ステップに戻り、終了ならばENDとする。
In the seventh step, it is judged whether or not the measurement is completed. If the measurement is not completed, the procedure returns to the first step, and if it is completed, END is set.

演算処理回路116の第4ステップにおける定数Kについ
て以下に説明する。第5図には横軸に期間Tをとり、縦
軸に電圧レベルVをとり、過飽和信号A,A′及びスレッ
ショルドレベルVT1,VT2が示される。過飽和信号A,A′
は同一の鋼板の先端部の検出信号であって、両者は鋼板
の温度差等によって該過飽和信号の大きさすなわち立上
り傾斜角度の異なったものとなるが、それらの推定立上
り点0は一定であり、本発明はこの推定立上り点0を鋼
板の端部等として検出するものである。
The constant K in the fourth step of the arithmetic processing circuit 116 will be described below. In FIG. 5, the horizontal axis represents the period T and the vertical axis represents the voltage level V, and supersaturation signals A and A'and threshold levels VT 1 and VT 2 are shown. Oversaturation signal A, A ′
Is the detection signal of the tip of the same steel sheet, and the magnitudes of the supersaturation signals, that is, the rising inclination angles differ depending on the temperature difference between the steel sheets, but their estimated rising points 0 are constant. The present invention detects the estimated rising point 0 as the end portion of the steel sheet or the like.

過飽和信号A,A′がスレッショルドレベルVT1からVT2
達するまでの期間は上述の通りΔTu,ΔTu′である。こ
こで、過飽和信号A,A′が立上り点0からスレッショル
ドレベルVT1に達するまでの期間をTu,Tu′とすると、過
飽和信号Aについては VT2/(Tu+ΔTu) =(VT2−VT1)/ΔTu すなわち Tu+ΔTu ={VT2/(VT2−VT1)}×ΔTu となる。また過飽和信号A′については、 VT2/(Tu′+ΔTu′) =(VT2−VT1)/ΔTu′ すなわち Tu′+ΔTu′ ={VT2/(VT2−VT1)}×ΔTu′ となる。従って、立上り点0からスレッショルドレベル
VT2に達する期間は、その立上り傾斜角度に関係なく、
スレッショルドレベルだけによって定まる定数{VT2
(VT2−VT1)}と、スレッショルドレベルVT1からVT2
達するまでの期間ΔTuの積として求める事ができ、 K=VT2/(VT2−VT1) となる。上記説明は立上りについてなされているが、立
下りについても同様の考察が可能であることはもちろん
である。従って、演算処理回路116の第4ステップにお
ける定数Kは[VT2/(VT2−VT1)]となる。
The period until the supersaturation signals A and A ′ reach the threshold level VT 1 to VT 2 is ΔTu and ΔTu ′ as described above. Here, let Tu, Tu 'be the period until the oversaturation signal A, A' reaches the threshold level VT 1 from the rising point 0. For the oversaturation signal A, VT 2 / (Tu + ΔTu) = (VT 2 −VT 1 ) / DerutaTu That Tu + ΔTu = {VT 2 / (VT 2 -VT 1)} becomes × ΔTu. Supersaturation signal A 'For, VT 2 / (Tu' The + ΔTu ') = (VT 2 -VT 1) / ΔTu' and That Tu '+ ΔTu' = {VT 2 / (VT 2 -VT 1)} × ΔTu ' Become. Therefore, from the rising point 0 to the threshold level
The period to reach VT 2 is
A constant determined only by the threshold level {VT 2 /
(VT 2 −VT 1 )} and the period ΔTu from the threshold level VT 1 to reaching VT 2 can be obtained, and K = VT 2 / (VT 2 −VT 1 ). Although the above description is made for the rising edge, it is needless to say that the same consideration can be made for the falling edge. Thus, the constant K in the fourth step of the arithmetic processing circuit 116 becomes [VT 2 / (VT 2 -VT 1)].

なお、本実施例において第2スレッショルド回路104の
出力、いいかえるとスレッショルドレベルVT2を越える
過飽和信号の幅に対応した信号を第2計数回路120によ
り計数し、第1及び第2スレッショルド回路の差の出力
に相当する第2計数回路の計数値に、スレッショルドレ
ベルVT1とスレッショルドレベルVT1及びスレッショルド
レベルVT2の差との比を乗算して、立上り点からスレッ
ショルドレベルVT1又はVT2に達するまでの計数値に相当
した補正計数値を求め、この補正計数値と第2計数回路
120の計数値とを加えることとしているため、上記した
ようにその定数KはVT2/(VT2−VT1)となる。ここ
で、第2計数回路120の計数値は第3図において過飽和
信号がスレッショルドレベルVT2を横切る時点間の期間T
0に相当し、定数Kにより求めた補正計数値は立上り又
は立下り点と過飽和信号がスレッショルドレベルVT2
横切るまでの期間、Tu+ΔTu又はTd+ΔTdに相当する。
In the present embodiment, the output of the second threshold circuit 104, in other words, the signal corresponding to the width of the supersaturation signal exceeding the threshold level VT 2 is counted by the second counting circuit 120, and the difference between the first and second threshold circuits is calculated. Multiply the count value of the second counting circuit corresponding to the output by the ratio of the difference between the threshold level VT 1 and the threshold level VT 1 and the threshold level VT 2 , until the threshold level VT 1 or VT 2 is reached from the rising point. The correction count value corresponding to the count value of the
Since you are adding a 120 count value, the constant K as described above becomes VT 2 / (VT 2 -VT 1 ). Here, the count value of the second counting circuit 120 is the period T between the times when the oversaturation signal crosses the threshold level VT 2 in FIG.
The correction count value obtained by the constant K corresponds to Tu + ΔTu or Td + ΔTd during the period until the rising or falling point and the oversaturation signal cross the threshold level VT 2 .

しかしながら、第1スレッショルド回路102の出力、い
いかえるとスレッショルドレベルVT1を越える過飽和信
号の幅に対応した信号を第1計数回路118が計数するよ
うに構成した場合には、第5図から明らかなように、T
u,Tu′が補正計数値に相当する。このTuとΔTuとの関係
は、上記実施例の説明と同様に、 Tu={VT1/(VT2−VT1)}×ΔTu となり、定数KはVT1/(VT2−VT1)となる。
However, when the first counting circuit 118 is configured to count the signal corresponding to the output of the first threshold circuit 102, in other words, the width of the supersaturated signal exceeding the threshold level VT 1 , it is clear from FIG. , T
u and Tu ′ correspond to the corrected count value. The relationship between Tu and ΔTu is Tu = {VT 1 / (VT 2 −VT 1 )} × ΔTu, and the constant K is VT 1 / (VT 2 −VT 1 ), as in the above embodiment. Become.

[発明の効果] 本発明は、以上説明したように構成されるから、第1ス
レッショルドレベルに達してから第2スレッショルドレ
ベルに達するまでの期間に相当する第2計数回路の計数
値に、第1又は第2スレッショルドレベルと第1及び第
2スレッショルドレベルの差との比を乗算して、立上り
点又は立下り点から第1又は第2スレッショルドレベル
に達するまでの期間に相当する補正計数値を求め、かつ
その補正計数値と第1又は第2スレッショルドレベルを
越えた範囲に相当する第1計数回路の計数値とを加算す
ることにより、入力信号の立上り位置又は立下り位置か
らの正確な検出が行えるという効果を有する。
EFFECTS OF THE INVENTION Since the present invention is configured as described above, the count value of the second counting circuit corresponding to the period from reaching the first threshold level to reaching the second threshold level is Alternatively, the correction count value corresponding to the period from the rising point or the falling point to the first or second threshold level is obtained by multiplying the ratio of the second threshold level and the difference between the first and second threshold levels. By adding the corrected count value and the count value of the first counting circuit corresponding to the range exceeding the first or second threshold level, accurate detection of the input signal from the rising position or the falling position can be performed. It has the effect that it can be done.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の実施例を組込んだ鋼板幅検出装置の説
明図、第2図は本発明の実施例のブロック図、第3図は
第2図のフローチャートの各点の波形図、第4図は演算
処理回路116のフローチャート図、第5図は演算処理回
路116で使う定数Kを算出するための説明図、第6図は
本発明の構成説明図である。 1…鋼板 2…鋼板幅検出装置 4…測定光軸 100…増幅回路 102…第1スレッショルド回路 104…第2スレッショルド回路 106…第1ANDゲート回路 108…排他的論理和回路 112…クロックパルス発生器 116…演算処理回路
FIG. 1 is an explanatory view of a steel plate width detecting device incorporating an embodiment of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, FIG. 3 is a waveform diagram of each point in the flowchart of FIG. FIG. 4 is a flow chart of the arithmetic processing circuit 116, FIG. 5 is an explanatory diagram for calculating the constant K used in the arithmetic processing circuit 116, and FIG. 6 is a configuration explanatory diagram of the present invention. 1 ... Steel plate 2 ... Steel plate width detecting device 4 ... Measuring optical axis 100 ... Amplifying circuit 102 ... First threshold circuit 104 ... Second threshold circuit 106 ... First AND gate circuit 108 ... Exclusive OR circuit 112 ... Clock pulse generator 116 ... Arithmetic processing circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】入力信号を第1スレッショルドレベルVT1
で波形整形する第1スレッショルド回路と、 上記第1スレッショルドレベルVT1より高い第2スレッ
ショルドレベルVT2で入力信号を波形整形する第2スレ
ッショルド回路と、 上記第1スレッショルド回路の出力と上記第2スレッシ
ョルド回路の出力との差を出力するゲート回路と、クロ
ックパルスを発生するクロックパルス発生回路と、上記
クロックパルスによって第1又は第2スレッショルド回
路の出力を計数する第1計数回路と、 上記クロックパルスによって上記ゲート回路の出力を計
数する第2計数回路と、第1スレッショルドレベルに達
してから第2スレッショルドレベルに達するまでの期間
に相当する第2計数回路の計数値に、第1又は第2スレ
ッショルドレベルと第1及び第2スレッショルドレベル
の差との比を乗算して、立上り点又は立下り点から第1
又は第2スレッショルドレベルに達するまでの期間に相
当する補正計数値に変換し、かつその補正計数値と第1
又は第2スレッショルドレベルを越えた範囲に相当する
第1計数回路の計数値とを加算する演算処理部と、 を有することを特徴とする信号補正回路。
1. An input signal is fed to a first threshold level VT 1
A first threshold circuit for shaping the waveform of the input signal, a second threshold circuit for shaping the waveform of the input signal at a second threshold level VT 2 higher than the first threshold level VT 1, and an output of the first threshold circuit and the second threshold. A gate circuit that outputs a difference from the output of the circuit, a clock pulse generation circuit that generates a clock pulse, a first counting circuit that counts the output of the first or second threshold circuit by the clock pulse, and a clock pulse by the clock pulse. A second counting circuit for counting the output of the gate circuit, and a count value of the second counting circuit corresponding to a period from reaching the first threshold level to reaching the second threshold level, the first or second threshold level. And the difference between the first and second threshold levels are multiplied to obtain the From Ri point or falling point first
Alternatively, the correction count value corresponding to the period until the second threshold level is reached is converted into the correction count value and the first correction count value.
Alternatively, a signal processing circuit including: an arithmetic processing unit that adds a count value of the first counting circuit corresponding to a range exceeding the second threshold level.
【請求項2】特許請求の範囲第1項記載の信号補正回路
において、上記第1計数回路は、第1スレッショルド回
路の出力を計数するように構成され、上記補正計数値
は、第2計数回路の計数値に、第1スレッショルドレベ
ルと第1及び第2スレッショルドレベルの差との比{VT
1/(VT2−VT1)}を乗算して、立上り点又は立下り点
から第1スレッショルドレベルに達するまでの期間に相
当するように変換され、かつ上記演算処理部は、その補
正計数値と第1スレッショルドレベルを越えた範囲に相
当する第1計数回路の計数値とを加算するように構成さ
れていることを特徴とする信号補正回路。
2. The signal correction circuit according to claim 1, wherein the first counting circuit is configured to count the output of the first threshold circuit, and the corrected count value is the second counting circuit. The ratio of the first threshold level to the difference between the first and second threshold levels {VT
1 / (VT 2 −VT 1 )} is multiplied and converted so as to correspond to the period from the rising point or the falling point until the first threshold level is reached, and the arithmetic processing unit has the corrected count value. And a count value of the first counting circuit corresponding to a range exceeding the first threshold level, the signal correcting circuit being configured to be added.
【請求項3】特許請求の範囲第1項記載の信号補正回路
において、上記第1計数回路は、第2スレッショルド回
路の出力を計数するように構成され、上記補正計数値
は、第2計数回路の計数値に、第2スレッショルドレベ
ルと第1及び第2スレッショルドレベルの差との比{VT
2/(VT2−VT1)}を乗算して、立上り点又は立下り点
から第2スレッショルドレベルに達するまでの期間に相
当するように変換され、かつ上記演算処理部は、その補
正計数値と第2スレッショルドレベルを越えた範囲に相
当する第1計数回路の計数値とを加算するように構成さ
れていることを特徴とする信号補正回路。
3. The signal correction circuit according to claim 1, wherein the first counting circuit is configured to count the output of the second threshold circuit, and the corrected count value is the second counting circuit. The ratio of the difference between the second threshold level and the difference between the first and second threshold levels {VT
2 / (VT 2 −VT 1 )} is multiplied and converted so as to correspond to the period from the rising point or the falling point until the second threshold level is reached, and the arithmetic processing unit calculates the corrected count value. And a count value of the first counting circuit corresponding to a range exceeding the second threshold level.
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