JPH0748139B2 - 表示装置の駆動方法 - Google Patents
表示装置の駆動方法Info
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- JPH0748139B2 JPH0748139B2 JP17999788A JP17999788A JPH0748139B2 JP H0748139 B2 JPH0748139 B2 JP H0748139B2 JP 17999788 A JP17999788 A JP 17999788A JP 17999788 A JP17999788 A JP 17999788A JP H0748139 B2 JPH0748139 B2 JP H0748139B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば容量性フラット・マトリクスディス
プレイパネル（以下、薄膜EL表示装置と呼ぶ）などの表
示装置の駆動方法に関する。
プレイパネル（以下、薄膜EL表示装置と呼ぶ）などの表
示装置の駆動方法に関する。
従来の技術 たとえば、二重絶縁型（または三層構造）薄膜EL素子は
次のように構成される。
次のように構成される。
第７図に示すように、ガラス基板１の上にIn2O3よりな
る帯状の透明電極２を平行に設け、この上にたとえばY2
O3,Si3N4,Al2O3等の誘電物質3a、Mn等の活性剤をドープ
したZnSよりなるEL層４および上記と同じくY2O3,Si3N4,
TiO2,Al2O3等の誘電物質3bを蒸着法、スパッタリング法
のような薄膜技術を用いて順次500〜10000Åの膜厚に積
層して３層構造にし、その上に上記透明電極２と直交す
る方向にAl（アルミニウム）よりなる帯状の背面電極５
を平行に設けている。
る帯状の透明電極２を平行に設け、この上にたとえばY2
O3,Si3N4,Al2O3等の誘電物質3a、Mn等の活性剤をドープ
したZnSよりなるEL層４および上記と同じくY2O3,Si3N4,
TiO2,Al2O3等の誘電物質3bを蒸着法、スパッタリング法
のような薄膜技術を用いて順次500〜10000Åの膜厚に積
層して３層構造にし、その上に上記透明電極２と直交す
る方向にAl（アルミニウム）よりなる帯状の背面電極５
を平行に設けている。
上記薄膜EL素子はその電極間に誘電物質3a,3bに狭持さ
れたEL物質４を介在させたものであるから、等価回路的
には容量性素子と見ることができる。また、この薄膜EL
素子は第８図に示す電圧−輝度特性から明らかな如く、
200V程度の比較的高電圧を印加して駆動される。この薄
膜EL素子は交流電界によって高輝度発光し、しかも長寿
命であるという特徴を有している。
れたEL物質４を介在させたものであるから、等価回路的
には容量性素子と見ることができる。また、この薄膜EL
素子は第８図に示す電圧−輝度特性から明らかな如く、
200V程度の比較的高電圧を印加して駆動される。この薄
膜EL素子は交流電界によって高輝度発光し、しかも長寿
命であるという特徴を有している。
上記薄膜EL素子を表示パネルとする薄膜EL表示装置の基
本的な表示駆動は、薄膜EL素子の透明電極２および背面
電極５の一方を走査側電極とし、他方をデータ側電極と
して、データ側電極に発光・非発光を決める表示データ
に対応する変調電圧を与える一方、走査側電極に線順次
に書込み電圧を与えることによって行われる。この表示
駆動によって、上記したEL層４のうち走査側電極とデー
タ側電極が交差する画素の部分に、書込み電圧と変調電
圧の重畳効果あるいは相殺効果が生じて、画素には発光
しきい値電圧以上あるいは発光しきい値電圧以下の電圧
（以下、実効電圧と呼ぶ）が印加され、これによって各
画素が発光・非発光の状態になり所定の表示が得られ
る。
本的な表示駆動は、薄膜EL素子の透明電極２および背面
電極５の一方を走査側電極とし、他方をデータ側電極と
して、データ側電極に発光・非発光を決める表示データ
に対応する変調電圧を与える一方、走査側電極に線順次
に書込み電圧を与えることによって行われる。この表示
駆動によって、上記したEL層４のうち走査側電極とデー
タ側電極が交差する画素の部分に、書込み電圧と変調電
圧の重畳効果あるいは相殺効果が生じて、画素には発光
しきい値電圧以上あるいは発光しきい値電圧以下の電圧
（以下、実効電圧と呼ぶ）が印加され、これによって各
画素が発光・非発光の状態になり所定の表示が得られ
る。
従来、このような薄膜EL表示装置において、各画素の輝
度を複数段数に変える階調表示を行わせる駆動方法とし
て、データ側電極に印加する変調電圧のパルス幅を階調
表示データ（輝度データ）に応じて変化させ、画素にか
かる実効電圧の面積を制御するパルス幅変調方式が知ら
れている。
度を複数段数に変える階調表示を行わせる駆動方法とし
て、データ側電極に印加する変調電圧のパルス幅を階調
表示データ（輝度データ）に応じて変化させ、画素にか
かる実効電圧の面積を制御するパルス幅変調方式が知ら
れている。
発明が解決しようとする課題 ところが、上記した駆動方法では、たとえばデータ側電
極としてライン抵抗の高い透明電極を用いた場合に、デ
ータ側電極に印加される変調電圧がライン抵抗の影響を
受けて、以下に述べるように画素間で輝度差が生じると
いう問題があった。
極としてライン抵抗の高い透明電極を用いた場合に、デ
ータ側電極に印加される変調電圧がライン抵抗の影響を
受けて、以下に述べるように画素間で輝度差が生じると
いう問題があった。
第９図は、このような輝度差の起る原因を説明するため
に示した薄膜EL表示装置の表示パネル６とその駆動回路
の一部との接続構成図である。第９図において、奇数番
目のデータ側電極7aは同図の上辺側に引き出された電極
端部に、このデータ側電極7aに変調電圧VMを印加するた
めのデータ側駆動回路の出力ポート8aが接続され、また
偶数番目のデータ側電極7bは同図の下辺側に引き出され
た電極端部にデータ側駆動回路の出力ポート8bが接続さ
れている。
に示した薄膜EL表示装置の表示パネル６とその駆動回路
の一部との接続構成図である。第９図において、奇数番
目のデータ側電極7aは同図の上辺側に引き出された電極
端部に、このデータ側電極7aに変調電圧VMを印加するた
めのデータ側駆動回路の出力ポート8aが接続され、また
偶数番目のデータ側電極7bは同図の下辺側に引き出され
た電極端部にデータ側駆動回路の出力ポート8bが接続さ
れている。
一方、これらのデータ側電極7a,7bと直交する方向に複
数本の走査側電極9a,9b,9c,9dが互いに平行に配列さ
れ、各走査側電極9a〜9dは第９図の左辺側に引き出され
た電極端部に、これらに書込み電圧−VWを印加するため
の走査側駆動回路の出力ポート10a,10b,10c,10dがそれ
ぞれ接続されている。なお第９図では、各データ側電極
7a,7bと各走査側電極9a〜9dとの交差部に位置する各画
素をコンデンサで表し、また各データ側電極7a,7bの途
中のライン抵抗を抵抗Ｒで示している。
数本の走査側電極9a,9b,9c,9dが互いに平行に配列さ
れ、各走査側電極9a〜9dは第９図の左辺側に引き出され
た電極端部に、これらに書込み電圧−VWを印加するため
の走査側駆動回路の出力ポート10a,10b,10c,10dがそれ
ぞれ接続されている。なお第９図では、各データ側電極
7a,7bと各走査側電極9a〜9dとの交差部に位置する各画
素をコンデンサで表し、また各データ側電極7a,7bの途
中のライン抵抗を抵抗Ｒで示している。
上記構成の薄膜EL表示装置において、たとえば走査側電
極9a上に位置する２つの画素11A,11Bを同一の輝度に発
光させるために、データ側駆動回路の各出力ポート8a,8
bからそれぞれ対応するデータ側電極7a,7bに印加する変
調電圧VMとして同一波形の電圧を設定したとすると、走
査側電極9aに近い位置にある出力ポート8aからの変調電
圧VMを受ける画素11Aでは、出力ポート8aから画素11Aま
でのデータ側電極7aのライン長が短いため、そのライン
抵抗の影響をほとんど受けず、したがって画素11Aには
第10図（１）に示すように出力ポート8aから出力される
変調電圧VMとほぼ同一波形の電圧が印加されることにな
る。
極9a上に位置する２つの画素11A,11Bを同一の輝度に発
光させるために、データ側駆動回路の各出力ポート8a,8
bからそれぞれ対応するデータ側電極7a,7bに印加する変
調電圧VMとして同一波形の電圧を設定したとすると、走
査側電極9aに近い位置にある出力ポート8aからの変調電
圧VMを受ける画素11Aでは、出力ポート8aから画素11Aま
でのデータ側電極7aのライン長が短いため、そのライン
抵抗の影響をほとんど受けず、したがって画素11Aには
第10図（１）に示すように出力ポート8aから出力される
変調電圧VMとほぼ同一波形の電圧が印加されることにな
る。
このとき、走査側駆動回路の出力ポート10aから走査側
電極9aに対し第10図（２）に示すような波形の発光しき
い値電圧Vthに相当する書込み電圧−VWが印加される
と、画素11Aには第10図（３）に示す波形の実効電圧が
印加される。
電極9aに対し第10図（２）に示すような波形の発光しき
い値電圧Vthに相当する書込み電圧−VWが印加される
と、画素11Aには第10図（３）に示す波形の実効電圧が
印加される。
これに対して、走査側電極9aから遠い位置にある出力ポ
ート8bからの変調電圧VMを受ける画素11Bでは、出力ポ
ート8bから画素11Bまでのデータ側電極7bのライン長が
長くその間のライン抵抗Ｒが大きくなるため、変調電圧
VMはライン抵抗Ｒの影響を大きく受ける。したがって、
画素11Bには第11図（１）に示すように出力ポート8bか
ら出力される変調電圧VMを積分回路に通したような積分
波形の電圧が印加されることになる。このとき、走査側
駆動回路の出力ポート10aから走査側電極9aに対し第11
図（２）に示すような波形の同じく発光しきい値電圧V
thに相当する書込み電圧−VWが印加されると、画素11B
には第11図（３）に示す波形の実効電圧が印加される。
ート8bからの変調電圧VMを受ける画素11Bでは、出力ポ
ート8bから画素11Bまでのデータ側電極7bのライン長が
長くその間のライン抵抗Ｒが大きくなるため、変調電圧
VMはライン抵抗Ｒの影響を大きく受ける。したがって、
画素11Bには第11図（１）に示すように出力ポート8bか
ら出力される変調電圧VMを積分回路に通したような積分
波形の電圧が印加されることになる。このとき、走査側
駆動回路の出力ポート10aから走査側電極9aに対し第11
図（２）に示すような波形の同じく発光しきい値電圧V
thに相当する書込み電圧−VWが印加されると、画素11B
には第11図（３）に示す波形の実効電圧が印加される。
画素11A,11Bにかかる実効電圧のうち、実質的に発光に
寄与する電圧は発光しきい値電圧Vth以上の部分である
から、第10図（３）の波形と第11図（３）の波形を発光
しきい値電圧Vth以上の部分について比較すると、第11
図（３）の波形の方が斜線を施した面域分だけ面積が広
くなっている。この面積の差はそのまま輝度の差となる
から、画素11A,11Bの間では、同一の輝度に発光させる
はずであったにもかかわらず、画素11Aよりも画素11Bの
方が明るくなってしまう。つまり、同じ波形の変調電圧
VMを印加しても、データ側駆動回路の出力ポートに近い
画素ほど暗く、また遠い画素ほど明るくなるといった輝
度のばらつきが生じ、階調が同じてあるはずの隣り合っ
た画素間で輝度差ができるなどして表示品質が低下して
しまう。
寄与する電圧は発光しきい値電圧Vth以上の部分である
から、第10図（３）の波形と第11図（３）の波形を発光
しきい値電圧Vth以上の部分について比較すると、第11
図（３）の波形の方が斜線を施した面域分だけ面積が広
くなっている。この面積の差はそのまま輝度の差となる
から、画素11A,11Bの間では、同一の輝度に発光させる
はずであったにもかかわらず、画素11Aよりも画素11Bの
方が明るくなってしまう。つまり、同じ波形の変調電圧
VMを印加しても、データ側駆動回路の出力ポートに近い
画素ほど暗く、また遠い画素ほど明るくなるといった輝
度のばらつきが生じ、階調が同じてあるはずの隣り合っ
た画素間で輝度差ができるなどして表示品質が低下して
しまう。
したがって、本発明の目的は、データ側電極のライン抵
抗の影響を受けることなく、同一の階調表示データに対
して各画素を均一の輝度に発光させることのできる表示
装置の駆動方法を提供することである。
抗の影響を受けることなく、同一の階調表示データに対
して各画素を均一の輝度に発光させることのできる表示
装置の駆動方法を提供することである。
課題を解決するための手段 本発明は、互いに交差する方向に配列した複数の走査側
電極と複数のデータ側電極との間に誘電層を介在させ、
データ側電極にはその１ラインまたは複数ラインごとに
該データ側電極の延びる方向に関して相互に反対側とな
る第１の電極端部側と第２の電極端部側とから表示デー
タに応じてパルス幅を変化させた変調電圧を印加する一
方、走査側電極には線順次で書込み電圧を印加して、走
査側電極とデータ側電極とが交差する部分の誘電層から
なる各画素を非発光状態と数段階にわたって輝度の異な
る発光状態とにする表示装置の駆動方法において、 走査側電極の線順次にしたがって、データ側電極の第１
の電極端部側から印加される変調電圧に対してそのパル
ス幅を順次減少または増加させる補正を行う一方、デー
タ側電極の第２の電極端部側から印加される変調電圧に
対してそのパルス幅を第１の電極端部側から印加される
変調電圧に対する補正と相補関係をなすように順次増加
または減少させる補正を行って、同一表示データに対し
てすべての画素が同一輝度となるようにしたことを特徴
とする表示装置の駆動方法である。
電極と複数のデータ側電極との間に誘電層を介在させ、
データ側電極にはその１ラインまたは複数ラインごとに
該データ側電極の延びる方向に関して相互に反対側とな
る第１の電極端部側と第２の電極端部側とから表示デー
タに応じてパルス幅を変化させた変調電圧を印加する一
方、走査側電極には線順次で書込み電圧を印加して、走
査側電極とデータ側電極とが交差する部分の誘電層から
なる各画素を非発光状態と数段階にわたって輝度の異な
る発光状態とにする表示装置の駆動方法において、 走査側電極の線順次にしたがって、データ側電極の第１
の電極端部側から印加される変調電圧に対してそのパル
ス幅を順次減少または増加させる補正を行う一方、デー
タ側電極の第２の電極端部側から印加される変調電圧に
対してそのパルス幅を第１の電極端部側から印加される
変調電圧に対する補正と相補関係をなすように順次増加
または減少させる補正を行って、同一表示データに対し
てすべての画素が同一輝度となるようにしたことを特徴
とする表示装置の駆動方法である。
作 用 本発明に従えば、データ側電極のライン抵抗の影響によ
って画素に加わる変調電圧のパルス幅が増加しまたは減
少する分だけ、予め変調電圧のパルス幅が広くまたは狭
く補正して設定されるため、同一表示データに対してす
べての画素が同一の輝度で発光する。
って画素に加わる変調電圧のパルス幅が増加しまたは減
少する分だけ、予め変調電圧のパルス幅が広くまたは狭
く補正して設定されるため、同一表示データに対してす
べての画素が同一の輝度で発光する。
実施例 第１図は、本発明の一実施例である駆動方法が適用され
る薄膜EL表示装置の概略の構成を示すブロック図であ
る。図において、表示パネル13は薄膜EL素子からなり、
その具体的構成は従来技術について説明した場合の構成
と同じであるので、ここではその説明を省略する。
る薄膜EL表示装置の概略の構成を示すブロック図であ
る。図において、表示パネル13は薄膜EL素子からなり、
その具体的構成は従来技術について説明した場合の構成
と同じであるので、ここではその説明を省略する。
表示パネル13に配列されている複数の走査側電極Y1,Y2,
…,Ym−1,Ym（以下、任意の走査側電極については符号
Ｙで表す）は、第１図の右辺側に設けられた走査側駆動
回路14に接続されている。また、走査側電極Y1〜Ymと直
交する方向に向けて配列されている複数のデータ側電極
X1,X2,…,Xn−1,Xnのうち、奇数番目のデータ側電極X1,
…,Xn−１（以下、任意のデータ側電極については符号
Ｘで表す）は第１図の上辺側に設けられている第１のデ
ータ側駆動回路15aに接続され、偶数番目のデータ側電
極X2,…,Xnは第１図の下辺側に設けられた第２のデータ
側駆動回路15bに接続されている。
…,Ym−1,Ym（以下、任意の走査側電極については符号
Ｙで表す）は、第１図の右辺側に設けられた走査側駆動
回路14に接続されている。また、走査側電極Y1〜Ymと直
交する方向に向けて配列されている複数のデータ側電極
X1,X2,…,Xn−1,Xnのうち、奇数番目のデータ側電極X1,
…,Xn−１（以下、任意のデータ側電極については符号
Ｘで表す）は第１図の上辺側に設けられている第１のデ
ータ側駆動回路15aに接続され、偶数番目のデータ側電
極X2,…,Xnは第１図の下辺側に設けられた第２のデータ
側駆動回路15bに接続されている。
走査側駆動回路14では、各走査側電極Y1〜Ymに対して個
別的に出力ポート16が接続され、この出力ポート16を介
して電源17から発光しきい値電圧Vthに相当する書込み
電圧−VWが各走査側電極Y1〜Ymに選択的に印加される。
これらの各出力ポート16はシフトレジスタ18に接続され
ており、シフトレジスタ18のクロック入力端子から入力
されるクロックCLK3に同期してシフトレジスタ18に走査
側電極Y1〜Ymを線順次で設定するための走査データＳ−
DATAが転送され、それによって各出力ポート16が走査側
電極Y1〜Ymの線順次でオン動作する。
別的に出力ポート16が接続され、この出力ポート16を介
して電源17から発光しきい値電圧Vthに相当する書込み
電圧−VWが各走査側電極Y1〜Ymに選択的に印加される。
これらの各出力ポート16はシフトレジスタ18に接続され
ており、シフトレジスタ18のクロック入力端子から入力
されるクロックCLK3に同期してシフトレジスタ18に走査
側電極Y1〜Ymを線順次で設定するための走査データＳ−
DATAが転送され、それによって各出力ポート16が走査側
電極Y1〜Ymの線順次でオン動作する。
第１のデータ側駆動回路15aでは、奇数番目の各データ
側電極X1,…,Xn−１に対して個別的に出力ポート19aが
接続され、この出力ポート19aを介して電源20から変調
電圧VMが各データ側電極X1,…,Xn−１に選択的に印加さ
れる。また、出力ポート19aの設定状態によっては、各
データ側電極X1,…,Xn−１はグランドにクランプされ
る。
側電極X1,…,Xn−１に対して個別的に出力ポート19aが
接続され、この出力ポート19aを介して電源20から変調
電圧VMが各データ側電極X1,…,Xn−１に選択的に印加さ
れる。また、出力ポート19aの設定状態によっては、各
データ側電極X1,…,Xn−１はグランドにクランプされ
る。
これらの出力ポート19aはコンパレータ21aに接続されて
いる。このコンパレータ21aはラッチ回路22aを介してシ
フトレジスタ23aに接続されている。シフトレジスタ23a
は、そのクロック入力端子から入力されるクロックCLK1
に同期してシフト動作し各データ側電極X1,…,Xn−１に
対応する階調表示データを転送するための回路であり、
シフトレジスタ23aに転送された階調表示データはラッ
チ回路22aで一時保持されたあとコンパレータ21aに送ら
れる。コンパレータ21aは、カウンタ24aから与えられる
３ビットのパラレルデータとラッチ回路22aから与えら
れる階調表示データとを比較して、階調表示データに対
応する階調幅を決定する機能を持つ。
いる。このコンパレータ21aはラッチ回路22aを介してシ
フトレジスタ23aに接続されている。シフトレジスタ23a
は、そのクロック入力端子から入力されるクロックCLK1
に同期してシフト動作し各データ側電極X1,…,Xn−１に
対応する階調表示データを転送するための回路であり、
シフトレジスタ23aに転送された階調表示データはラッ
チ回路22aで一時保持されたあとコンパレータ21aに送ら
れる。コンパレータ21aは、カウンタ24aから与えられる
３ビットのパラレルデータとラッチ回路22aから与えら
れる階調表示データとを比較して、階調表示データに対
応する階調幅を決定する機能を持つ。
第２のデータ側駆動回路15bの構成も第１のデータ側駆
動回路15aと同じであり、偶数番目の各データ側電極X2,
…,Xn−１に対して個々に出力ポート19bが接続され、こ
の出力ポート19bを介して電源20から変調電圧VMが各デ
ータ側電極X2,…,Xnに選択的に印加される。
動回路15aと同じであり、偶数番目の各データ側電極X2,
…,Xn−１に対して個々に出力ポート19bが接続され、こ
の出力ポート19bを介して電源20から変調電圧VMが各デ
ータ側電極X2,…,Xnに選択的に印加される。
これらの出力ポート19bはコンパレータ21bに接続され、
コンパレータ21bはラッチ回路22bを介してシフトレジス
タ23bに接続されている。コンパレータ21bは、カウンタ
24bから与えられる３ビットのパラレルデータとラッチ
回路22bから与えられる階調表示データとを比較して、
階調表示データに対応する階調幅を決定する機能を持
つ。なお第１図において、表示パネル13における各画素
はコンデンサによって等価的に表されている。
コンパレータ21bはラッチ回路22bを介してシフトレジス
タ23bに接続されている。コンパレータ21bは、カウンタ
24bから与えられる３ビットのパラレルデータとラッチ
回路22bから与えられる階調表示データとを比較して、
階調表示データに対応する階調幅を決定する機能を持
つ。なお第１図において、表示パネル13における各画素
はコンデンサによって等価的に表されている。
第３図は、上記した薄膜EL表示装置において、データ側
電極X1〜Xnのライン抵抗によって生じる画素間の輝度差
を補正するための補正回路を示すブロック図であ８。第
３図の補正回路において、クロック発生器25は階調表示
データに応じた階調幅を決定するための基本クロックCL
Kを発生する回路であり、その入力端子30から与えられ
るイネーブル信号CLKによって動作可能とされる。
電極X1〜Xnのライン抵抗によって生じる画素間の輝度差
を補正するための補正回路を示すブロック図であ８。第
３図の補正回路において、クロック発生器25は階調表示
データに応じた階調幅を決定するための基本クロックCL
Kを発生する回路であり、その入力端子30から与えられ
るイネーブル信号CLKによって動作可能とされる。
このクロック発生器25の次段には、基本クロックCLKを
予め定められた量だけ遅延させて第１のデータ側駆動回
路15aのカウンタ24aのクロックODD−CLK2として与える
第１の遅延回路26aと、基本クロックCLKを予め定められ
た量だけ遅延させて第２のデータ側駆動回路15bのカウ
ンタ24bのクロックEVEN−CLK2として与える第２の遅延
回路26bとが接続されている。また、これらの遅延回路2
6a,26bには走査ライン位置検出回路27が接続されてい
る。
予め定められた量だけ遅延させて第１のデータ側駆動回
路15aのカウンタ24aのクロックODD−CLK2として与える
第１の遅延回路26aと、基本クロックCLKを予め定められ
た量だけ遅延させて第２のデータ側駆動回路15bのカウ
ンタ24bのクロックEVEN−CLK2として与える第２の遅延
回路26bとが接続されている。また、これらの遅延回路2
6a,26bには走査ライン位置検出回路27が接続されてい
る。
この走査ライン位置検出回路27は、その入力端子31から
入力される水平同期信号HDをクロックとしてこれをカウ
ントアップする機能とカウントダウンする機能とを持
ち、入力端子32から入力される垂直同期信号VDによって
リセットされる。そして、走査ライン位置検出回路27の
カウントアップ信号およびカウントダウン信号のいずれ
か一方は第１の遅延回路26aに与えられ、また他方は第
２の遅延回路26bに与えられ、それらの信号に応じた量
だけ各遅延回路26a,26bで遅延処理が行われる。走査ラ
イン位置検出回路27の入力端子33には、上記したカウン
トアップ信号およびカウントダウン信号を２つの遅延回
路26a,26bのいずれに送るかを決めるための信号EDDが入
力される。
入力される水平同期信号HDをクロックとしてこれをカウ
ントアップする機能とカウントダウンする機能とを持
ち、入力端子32から入力される垂直同期信号VDによって
リセットされる。そして、走査ライン位置検出回路27の
カウントアップ信号およびカウントダウン信号のいずれ
か一方は第１の遅延回路26aに与えられ、また他方は第
２の遅延回路26bに与えられ、それらの信号に応じた量
だけ各遅延回路26a,26bで遅延処理が行われる。走査ラ
イン位置検出回路27の入力端子33には、上記したカウン
トアップ信号およびカウントダウン信号を２つの遅延回
路26a,26bのいずれに送るかを決めるための信号EDDが入
力される。
本実施例では信号EDDは「Ｌ」レベルに設定され、第１
の遅延回路26aにはカウントダウン信号が与えられ、第
２の遅延回路26bにはカウントアップ信号が与えられ
る。なお、信号EDDが「Ｈ」レベルに設定される場合に
は、第１の遅延回路26aにカウントアップ信号が与えら
れ、第２の遅延回路26bにカウントダウン信号が与えら
れる。
の遅延回路26aにはカウントダウン信号が与えられ、第
２の遅延回路26bにはカウントアップ信号が与えられ
る。なお、信号EDDが「Ｈ」レベルに設定される場合に
は、第１の遅延回路26aにカウントアップ信号が与えら
れ、第２の遅延回路26bにカウントダウン信号が与えら
れる。
次に、第１図に示す薄膜EL表示装置の基本的な動作を第
２図に示すタイミング・チャートを参照して説明する。
２図に示すタイミング・チャートを参照して説明する。
第１および第２のデータ側駆動回路15a,15bのそれぞれ
のシフトレジスタ23a,23bには、クロックCLK1に同期し
て階調表示データが３ビットのバイナリコードの形で転
送される。この３ビットの階調表示データは、ラッチ回
路22a,22bで一時保持される。この状態のもとで、コン
パレータ21a,21bおよびカウンタ24a,24bにそれまで入力
されていたクリア信号▲▼が第２図（１）に示す
ように解除されると、ラッチ回路22a,22bで保持されて
いた階調表示データのうち「０」のデータに対応するデ
ータ側電極Ｘがグランドにクランプされ、それ以外のデ
ータに対応するデータ側電極Ｘはすべて変調電圧VMに引
き上げられる。
のシフトレジスタ23a,23bには、クロックCLK1に同期し
て階調表示データが３ビットのバイナリコードの形で転
送される。この３ビットの階調表示データは、ラッチ回
路22a,22bで一時保持される。この状態のもとで、コン
パレータ21a,21bおよびカウンタ24a,24bにそれまで入力
されていたクリア信号▲▼が第２図（１）に示す
ように解除されると、ラッチ回路22a,22bで保持されて
いた階調表示データのうち「０」のデータに対応するデ
ータ側電極Ｘがグランドにクランプされ、それ以外のデ
ータに対応するデータ側電極Ｘはすべて変調電圧VMに引
き上げられる。
いま、たとえばデータ側駆動回路15a,15bのデータ側電
極X1,X2,Xn−1,Xnに対応する出力ポート19a,19bに、階
調表示データ「０」，「２」，「４」，「７」が与えら
れるものとする。このとき、データ側電極X1の出力ポー
ト19aはクリア信号▲▼の解除（時刻t0）と同時
にグランドにクランプされて、第２図（３）の波形とな
る。すなわち階調幅は零に設定される。
極X1,X2,Xn−1,Xnに対応する出力ポート19a,19bに、階
調表示データ「０」，「２」，「４」，「７」が与えら
れるものとする。このとき、データ側電極X1の出力ポー
ト19aはクリア信号▲▼の解除（時刻t0）と同時
にグランドにクランプされて、第２図（３）の波形とな
る。すなわち階調幅は零に設定される。
データ側電極X2の出力ポート19bでは、カウンタ24bがカ
ウントする第２図（２）に示すクロックCLK2のカウント
値がコンパレータ21bで階調表示データ「２」と比較さ
れ、そのカウント値が「２」となったタイミング（時刻
t1）でグランドにクランプされて、第２図（４）に示す
波形の階調幅T2が設定される。同様に、データ側電極Xn
−１の出力ポート19aはカウンタ24aのカウント値が
「４」となったタイミング（時刻t2）でグランドにクラ
ンプされて、第２図（５）に示す波形の階調幅T4が設定
される。データ側電極Xnの出力ポート19bについても、
カウンタ24bのカウント値が「７」となったタイミング
（時刻t3）でグランドにクランプされて、第２図（６）
に示す波形の階調幅T7が設定される。したがって、それ
ぞれのデータ側電極X1,X2,Xn−1,Xnには、階調表示デー
タ「０」，「２」，「４」，「７」に相当するパルス幅
の変調電圧VMが印加されることになる。
ウントする第２図（２）に示すクロックCLK2のカウント
値がコンパレータ21bで階調表示データ「２」と比較さ
れ、そのカウント値が「２」となったタイミング（時刻
t1）でグランドにクランプされて、第２図（４）に示す
波形の階調幅T2が設定される。同様に、データ側電極Xn
−１の出力ポート19aはカウンタ24aのカウント値が
「４」となったタイミング（時刻t2）でグランドにクラ
ンプされて、第２図（５）に示す波形の階調幅T4が設定
される。データ側電極Xnの出力ポート19bについても、
カウンタ24bのカウント値が「７」となったタイミング
（時刻t3）でグランドにクランプされて、第２図（６）
に示す波形の階調幅T7が設定される。したがって、それ
ぞれのデータ側電極X1,X2,Xn−1,Xnには、階調表示デー
タ「０」，「２」，「４」，「７」に相当するパルス幅
の変調電圧VMが印加されることになる。
一方、走査側駆動回路14では、データ側駆動回路15a,15
bにおいてクリア信号▲▼が解除されている間
に、全出力ポート16のうちの１つだけがオンとなり、こ
れに対応する１つの走査側電極Ｙだけに発光しきい値電
圧Vthに相当する書込み電圧−VW印加される。
bにおいてクリア信号▲▼が解除されている間
に、全出力ポート16のうちの１つだけがオンとなり、こ
れに対応する１つの走査側電極Ｙだけに発光しきい値電
圧Vthに相当する書込み電圧−VW印加される。
以上の動作が、走査側電極Ｙの線順次にしたがって繰り
返されることによって、各走査側電極Ｙ上に位置する画
素が階調表示データで応じた輝度で発光しあるいは非発
光となり、全体として輝度に階調のある画面が表示され
る。
返されることによって、各走査側電極Ｙ上に位置する画
素が階調表示データで応じた輝度で発光しあるいは非発
光となり、全体として輝度に階調のある画面が表示され
る。
次に、第３図に示す補正回路による輝度補正の動作を第
４図に示すタイミング・チャートを参照して説明する。
４図に示すタイミング・チャートを参照して説明する。
クロック発生器25は、階調幅を決定するための基本とな
る基本クロックCLKを出力する（第４図（１）参照）。
走査ライン位置検出回路27では、垂直同期信号VDを受け
てリセットされたあと、水平同期信号HDをクロックとし
て、これをカウントアップする動作とカウントダウンす
る動作とが並行して行われる。カウントアップ動作で
は、初期値として「０」が設定される。カウントダウン
動作では、１フィールド分の水平同期信号HDの数「ｍ」
が初期値として設定される。
る基本クロックCLKを出力する（第４図（１）参照）。
走査ライン位置検出回路27では、垂直同期信号VDを受け
てリセットされたあと、水平同期信号HDをクロックとし
て、これをカウントアップする動作とカウントダウンす
る動作とが並行して行われる。カウントアップ動作で
は、初期値として「０」が設定される。カウントダウン
動作では、１フィールド分の水平同期信号HDの数「ｍ」
が初期値として設定される。
第１番目の水平同期信号VDがカウントされると、そのカ
ウントダウン信号「ｍ−１」が第１の遅延回路26aに送
られ、カウントアップ信号「１」が第２の遅延回路26b
に送られる。このカウントダウン信号「ｍ−１」および
カウントアップ信号「１」に応じた量だけ、各遅延回路
26a,26bでは基本クロックCLKに対して遅延処理が施さ
れ、それらのクロックはそれぞれ第１のデータ側駆動回
路15aのカウンタ24aのクロックODD−CLK2および第２の
データ側駆動回路15bのカウンタ24bのクロックEVEN−CL
K2として与えられる。
ウントダウン信号「ｍ−１」が第１の遅延回路26aに送
られ、カウントアップ信号「１」が第２の遅延回路26b
に送られる。このカウントダウン信号「ｍ−１」および
カウントアップ信号「１」に応じた量だけ、各遅延回路
26a,26bでは基本クロックCLKに対して遅延処理が施さ
れ、それらのクロックはそれぞれ第１のデータ側駆動回
路15aのカウンタ24aのクロックODD−CLK2および第２の
データ側駆動回路15bのカウンタ24bのクロックEVEN−CL
K2として与えられる。
この場合、カウントダウン信号「ｍ−１」はカウントア
ップ信号「１」よりも充分大きいので、クロックODD−C
LK2の基本クロックCLKに対する遅延量Taは第４図（３）
に示すように充分大きいのに対して、クロックEVEN−CL
K2の遅延量Tbは第４図（２）に示すように小さい値とな
る。したがって、第１図に示す薄膜EL表示装置の第１の
データ側駆動回路15aにおいては、そのカウンタ24aでの
クロックODD−CLK2のカウントを開始するタイミングが
かかなり遅れ、階調表示データに対応する階調幅よりも
広い階調幅が出力ポート19aにおいて設定され、奇数番
目のデータ側電極X1,…,Xn−１には階調表示データに対
応したパルス幅tAよりも広いパルス幅tA＋Taの変調電圧
VMが印加される。
ップ信号「１」よりも充分大きいので、クロックODD−C
LK2の基本クロックCLKに対する遅延量Taは第４図（３）
に示すように充分大きいのに対して、クロックEVEN−CL
K2の遅延量Tbは第４図（２）に示すように小さい値とな
る。したがって、第１図に示す薄膜EL表示装置の第１の
データ側駆動回路15aにおいては、そのカウンタ24aでの
クロックODD−CLK2のカウントを開始するタイミングが
かかなり遅れ、階調表示データに対応する階調幅よりも
広い階調幅が出力ポート19aにおいて設定され、奇数番
目のデータ側電極X1,…,Xn−１には階調表示データに対
応したパルス幅tAよりも広いパルス幅tA＋Taの変調電圧
VMが印加される。
これに対して、第２のデータ側駆動回路15bにおいて
は、そのカウンタ24bでのクロックEVEN−CLK2のカウン
トを開始するタイミングはほとんど遅れず、階調表示デ
ータにほぼ対応した階調幅が出力ポート19bにおいて設
定され、偶数番目のデータ側電極X2,…,Xnには階調表示
データにほぼ対応したパルス幅tAの変調電圧VMが印加さ
れる。
は、そのカウンタ24bでのクロックEVEN−CLK2のカウン
トを開始するタイミングはほとんど遅れず、階調表示デ
ータにほぼ対応した階調幅が出力ポート19bにおいて設
定され、偶数番目のデータ側電極X2,…,Xnには階調表示
データにほぼ対応したパルス幅tAの変調電圧VMが印加さ
れる。
第５図は、このときの第１番目の走査側電極Y1と奇数番
目のデータ側電極X1,…,Xn−１との交差位置にある画素
に対する印加電圧の波形を示している。そのうち、第５
図（１）はデータ側電極X1,…,Xn−１から加えられる変
調電圧VMの波形を示し、第５図（２）は第１番目の走査
側電極Y1から加えられる発光しきい値電圧Vthに相当す
る書込み電圧−VWの波形を示している。
目のデータ側電極X1,…,Xn−１との交差位置にある画素
に対する印加電圧の波形を示している。そのうち、第５
図（１）はデータ側電極X1,…,Xn−１から加えられる変
調電圧VMの波形を示し、第５図（２）は第１番目の走査
側電極Y1から加えられる発光しきい値電圧Vthに相当す
る書込み電圧−VWの波形を示している。
このとき上記画素に印加される実効電圧は第５図（３）
に示すような波形となる。すなわち、この画素には上記
したように階調表示データに対応したパルス幅tAよりも
クロックODD−CLK2の遅延量Taだけ広いパルス幅tA＋Ta
の変調電圧VMが印加されることから、実効電圧において
発光に寄与する発光しきい値電圧Vth以上の部分のう
ち、第５図（３）に斜線を施した部分だけ面積が増大
し、その面積増大分だけ高い輝度に補正されることにな
る。
に示すような波形となる。すなわち、この画素には上記
したように階調表示データに対応したパルス幅tAよりも
クロックODD−CLK2の遅延量Taだけ広いパルス幅tA＋Ta
の変調電圧VMが印加されることから、実効電圧において
発光に寄与する発光しきい値電圧Vth以上の部分のう
ち、第５図（３）に斜線を施した部分だけ面積が増大
し、その面積増大分だけ高い輝度に補正されることにな
る。
一方、第６図はこのときの第１番目の走査側電極Y1と偶
数番目のデータ側電極X2,…,Xnとの交差位置にある画素
に対する印加電圧の波形を示している。そのうち、第６
図（１）はデータ側電極X2,…,Xnから加えられる変調電
圧VMの波形を示し、第６図（２）は第１番目の走査側電
極Y1から加えられる同じく発光しきい値電圧Vthに相当
する書込み電圧−VWの波形を示している。したがって、
このとき上記画素に印加される実効電圧は第６図（３）
に示すような波形となる。
数番目のデータ側電極X2,…,Xnとの交差位置にある画素
に対する印加電圧の波形を示している。そのうち、第６
図（１）はデータ側電極X2,…,Xnから加えられる変調電
圧VMの波形を示し、第６図（２）は第１番目の走査側電
極Y1から加えられる同じく発光しきい値電圧Vthに相当
する書込み電圧−VWの波形を示している。したがって、
このとき上記画素に印加される実効電圧は第６図（３）
に示すような波形となる。
この場合の画素は出力ポート19bから遠い位置にあるた
め、ライン抵抗の影響を大きく受け、印加される変調電
圧VMは第６図（１）のような積分波形となり、実効電圧
において発光に寄与する発光しきい値電圧Vth以上の部
分のうち、第６図（３）に斜線を施した部分が増大する
ことになる。
め、ライン抵抗の影響を大きく受け、印加される変調電
圧VMは第６図（１）のような積分波形となり、実効電圧
において発光に寄与する発光しきい値電圧Vth以上の部
分のうち、第６図（３）に斜線を施した部分が増大する
ことになる。
この画素には、上記したように階調表示データにほぼ対
応したパルス幅tAの変調電圧VMが印加されることから、
このとき、奇数番目のデータ側電極X1,…,Xn−１と偶数
番目のデータ側電極X2,…,Xnに同じ階調表示データが設
定されるものとすると、奇数番目のデータ側電極X1,…,
Xn−１に対応する画素に印加される実効電圧において生
じた第５図（３）に斜線を施した面積増加分は、偶数番
目のデータ側電極X2,…,Xnに対応する画素に印加される
実効電圧において第６図（３）に斜線を施して示すライ
ン抵抗の影響による面積増加分とほぼ等しくなる。した
がって、第１番目の走査側電極Y1上に位置する各画素間
では、同じ階調表示データに対して同一輝度となる。
応したパルス幅tAの変調電圧VMが印加されることから、
このとき、奇数番目のデータ側電極X1,…,Xn−１と偶数
番目のデータ側電極X2,…,Xnに同じ階調表示データが設
定されるものとすると、奇数番目のデータ側電極X1,…,
Xn−１に対応する画素に印加される実効電圧において生
じた第５図（３）に斜線を施した面積増加分は、偶数番
目のデータ側電極X2,…,Xnに対応する画素に印加される
実効電圧において第６図（３）に斜線を施して示すライ
ン抵抗の影響による面積増加分とほぼ等しくなる。した
がって、第１番目の走査側電極Y1上に位置する各画素間
では、同じ階調表示データに対して同一輝度となる。
第３図の補正回路において、走査ライン位置検出回路27
のカウントアップおよびカウントダウンが進むと（した
がって書込み電圧−VWが印加される走査側電極Ｙもそれ
に伴って下方へ移る）、それに伴って第１の遅延回路26
aから出力されるクロックODD−CLK2の遅延量Taはしだい
に小さくなる一方、第２の遅延回路26bから出力される
クロックEVEN−CLK2の遅延量Tbはしだいに大きくなっ
て、中央の走査側電極Ｙに書込み電圧−VWが印加される
時点では２つのクロックODD−CLK2,EVEN−CLK2の遅延量
Ta,Tbは等しくなる。
のカウントアップおよびカウントダウンが進むと（した
がって書込み電圧−VWが印加される走査側電極Ｙもそれ
に伴って下方へ移る）、それに伴って第１の遅延回路26
aから出力されるクロックODD−CLK2の遅延量Taはしだい
に小さくなる一方、第２の遅延回路26bから出力される
クロックEVEN−CLK2の遅延量Tbはしだいに大きくなっ
て、中央の走査側電極Ｙに書込み電圧−VWが印加される
時点では２つのクロックODD−CLK2,EVEN−CLK2の遅延量
Ta,Tbは等しくなる。
このとき、中央の走査側電極Ｙ上に位置する画素におい
ては、出力ポート19aからの奇数番目のデータ側電極X1,
…,Xn−１のライン長と、出力ポート19bからの偶数番目
のデータ側電極X2,…,Xnのライン長は等しくなり、ライ
ン抵抗の影響はほぼ等しくなる。そこで、上記したよう
に共に同量の輝度補正が行われることとなって、各画素
の輝度は同一となる。
ては、出力ポート19aからの奇数番目のデータ側電極X1,
…,Xn−１のライン長と、出力ポート19bからの偶数番目
のデータ側電極X2,…,Xnのライン長は等しくなり、ライ
ン抵抗の影響はほぼ等しくなる。そこで、上記したよう
に共に同量の輝度補正が行われることとなって、各画素
の輝度は同一となる。
第３図の補正回路における走査ライン位置検出回路27の
カウントアップおよびカウントダウンがさらに進むと
（したがって書込み電圧−VWの印加される走査側電極は
中央より下方へ移る）、第１の遅延回路26aから出力さ
れるクロックODD−CLK2の遅延量Taと第２の遅延回路26b
から出力されるクロックEVEN−CLK2の遅延量Tbとの関係
は逆転し、それぞれの遅延量に応じた輝度補正が上記し
た場合と同様にして対応する画素に対して行われる。す
なわち、２つのクロックODD−CLK2,EVEN−CLK2の遅延量
Ta,Tbは、１フィールドの間で常に相補の関係をなして
いる。
カウントアップおよびカウントダウンがさらに進むと
（したがって書込み電圧−VWの印加される走査側電極は
中央より下方へ移る）、第１の遅延回路26aから出力さ
れるクロックODD−CLK2の遅延量Taと第２の遅延回路26b
から出力されるクロックEVEN−CLK2の遅延量Tbとの関係
は逆転し、それぞれの遅延量に応じた輝度補正が上記し
た場合と同様にして対応する画素に対して行われる。す
なわち、２つのクロックODD−CLK2,EVEN−CLK2の遅延量
Ta,Tbは、１フィールドの間で常に相補の関係をなして
いる。
このようにして、全画面にわたる各画素間では、同じ階
調表示データに対して同一輝度が得られることになる。
調表示データに対して同一輝度が得られることになる。
なお、上記実施例では、第５図および第６図に示すよう
に、画素にかかる実効電圧のうちに発光に寄与する部分
から変調電圧VMの立上り部分が外れるように変調電圧VM
の印加タイミングを設定しているので、変調電圧VMがラ
イン抵抗の影響を受けて積分波形となった場合のその立
上り部分が問題となることはない。
に、画素にかかる実効電圧のうちに発光に寄与する部分
から変調電圧VMの立上り部分が外れるように変調電圧VM
の印加タイミングを設定しているので、変調電圧VMがラ
イン抵抗の影響を受けて積分波形となった場合のその立
上り部分が問題となることはない。
一方、変調電圧VMの立下り部分が実効電圧の発光に寄与
する部分から外れるように変調電圧VMの印加タイミング
を設定する場合には、積分波形の立下り部分が問題とな
ることはないが、今度は立上り部分が問題となる。この
積分波形の立上り部分は、上記した実施例の場合とは逆
にライン抵抗の影響が大きくなるにつれて画素にかかる
電圧の面積を小さくするように働くので、この場合の輝
度補正は本実施例と逆にすればよいことになる。すなわ
ち、第３図に示した走査ライン位置検出回路27の入力端
子に加える信号EDDを上記した実施例とは逆に「Ｈ」レ
ベルに設定すればよい。
する部分から外れるように変調電圧VMの印加タイミング
を設定する場合には、積分波形の立下り部分が問題とな
ることはないが、今度は立上り部分が問題となる。この
積分波形の立上り部分は、上記した実施例の場合とは逆
にライン抵抗の影響が大きくなるにつれて画素にかかる
電圧の面積を小さくするように働くので、この場合の輝
度補正は本実施例と逆にすればよいことになる。すなわ
ち、第３図に示した走査ライン位置検出回路27の入力端
子に加える信号EDDを上記した実施例とは逆に「Ｈ」レ
ベルに設定すればよい。
発明の効果 以上のように、本発明の表示装置の駆動方法によれば、
データ側電極のライン抵抗の影響によって画素に加わる
変調電圧のパルス幅が増加しまたは減少する分だけ、予
め変調電圧のパルス幅を小さくまたは大きく補正して設
定するようにしているので、同一表示データに対してす
べての画素を同一の輝度で発光させることができる。
データ側電極のライン抵抗の影響によって画素に加わる
変調電圧のパルス幅が増加しまたは減少する分だけ、予
め変調電圧のパルス幅を小さくまたは大きく補正して設
定するようにしているので、同一表示データに対してす
べての画素を同一の輝度で発光させることができる。
第１図は本発明の一実施例である駆動方法が適用される
薄膜EL表示装置の概略構成を示すブロック図、第２図は
その基本動作を示すタイミング・チャート、第３図はそ
の薄膜EL表示装置の輝度補正を行う補正回路の概略構成
を示すブロック図、第４図はその補正回路の動作を示す
タイミング・チャート、第５図はその薄膜EL表示装置の
奇数番目のデータ側電極上に位置する画素に加わる電圧
を示す波形図、第６図はその薄膜EL表示装置の偶数番目
のデータ側電極上に位置する画素に加わる電圧を示す波
形図、第７図は薄膜EL素子の一部切欠き斜視図、第８図
は薄膜EL素子の電圧−輝度特性を示すグラフ、第９図は
従来の駆動方法が適用される薄膜EL表示装置の要部の概
略構成を示す回路図、第10図はその薄膜EL表示装置の奇
数番目のデータ側電極上に位置する画素に加わる電圧を
示す波形図、第11図はその薄膜EL表示装置の偶数番目の
データ側電極上に位置する画素に加わる電圧を示す波形
図である。 13……表示パネル、14……走査側駆動回路、15a,15b…
…データ側駆動回路、X1〜Xn……データ側電極、Y1〜Ym
……走査側電極、25……クロック発生器、26a,26b……
遅延回路、27……走査ライン位置検出回路
薄膜EL表示装置の概略構成を示すブロック図、第２図は
その基本動作を示すタイミング・チャート、第３図はそ
の薄膜EL表示装置の輝度補正を行う補正回路の概略構成
を示すブロック図、第４図はその補正回路の動作を示す
タイミング・チャート、第５図はその薄膜EL表示装置の
奇数番目のデータ側電極上に位置する画素に加わる電圧
を示す波形図、第６図はその薄膜EL表示装置の偶数番目
のデータ側電極上に位置する画素に加わる電圧を示す波
形図、第７図は薄膜EL素子の一部切欠き斜視図、第８図
は薄膜EL素子の電圧−輝度特性を示すグラフ、第９図は
従来の駆動方法が適用される薄膜EL表示装置の要部の概
略構成を示す回路図、第10図はその薄膜EL表示装置の奇
数番目のデータ側電極上に位置する画素に加わる電圧を
示す波形図、第11図はその薄膜EL表示装置の偶数番目の
データ側電極上に位置する画素に加わる電圧を示す波形
図である。 13……表示パネル、14……走査側駆動回路、15a,15b…
…データ側駆動回路、X1〜Xn……データ側電極、Y1〜Ym
……走査側電極、25……クロック発生器、26a,26b……
遅延回路、27……走査ライン位置検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸下 博 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 上出 久 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭59−228698（ＪＰ，Ａ) 特開 昭59−121390（ＪＰ，Ａ) 特開 昭59−53891（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いに交差する方向に配列した複数の走査
側電極と複数のデータ側電極との間に誘電層を介在さ
せ、データ側電極にはその１ラインまたは複数ラインご
とに該データ側電極の延びる方向に関して相互に反対側
となる第１の電極端部側と第２の電極端部側とから表示
データに応じてパルス幅を変化させた変調電圧を印加す
る一方、走査側電極には線順次で書込み電圧を印加し
て、走査側電極とデータ側電極とが交差する部分の誘電
層からなる各画素を非発光状態と数段階にわたって輝度
の異なる発光状態とにする表示装置の駆動方法におい
て、 走査側電極の線順次にしたがって、データ側電極の第１
の電極端部側から印加される変調電圧に対してそのパル
ス幅を順次減少または増加させる補正を行う一方、デー
タ側電極の第２の電極端部側から印加される変調電圧に
対してそのパルス幅を第１の電極端部側から印加される
変調電圧に対する補正と相補関係をなすように順次増加
または減少させる補正を行って、同一表示データに対し
てすべての画素が同一輝度となるようにしたことを特徴
とする表示装置の駆動方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17999788A JPH0748139B2 (ja) | 1988-07-18 | 1988-07-18 | 表示装置の駆動方法 |
| DE3850964T DE3850964T2 (de) | 1988-06-07 | 1988-12-09 | Verfahren und Einrichtung zum Steuern eines kapazitiven Anzeigegeräts. |
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| JPH0228691A (ja) | 1990-01-30 |
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