JPH0754387B2 - Liquid crystal display active matrix substrate - Google Patents
Liquid crystal display active matrix substrateInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は複数本のX,Yマトリックス電極とその交叉する
点で駆動される薄膜トランジスタとから構成される液晶
表示アクティブマトリックス基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display active matrix substrate composed of a plurality of X, Y matrix electrodes and thin film transistors driven at intersections thereof.
従来の技術 従来の液晶表示装置やEL表示装置などのガラス基板上に
薄膜トランジスタで各絵素に電位を与えるアクティブマ
トリックス表示方式は、単純マトリックス方式に比べて
良好な画質が得られるので、最近特に注目されている。
今後、大面積化、高精細度化にともなって、X,Yの電極
母線の長さ、数が増加していき、電極母線の断線の発生
確率が高くなり、歩留りは低下の傾向にある。この電極
母線の断線に対する対策として、電極を複数配線するよ
うな冗長構成が考えられている。しかし、基板平面上に
複数配線する方法は、基板上で電極母線の占める割合が
大きくなり、絵素電極の面積が小さくなり、開口率が低
下する。これに対して、たとえば耐エッチング性や抵抗
の異なる材料を積層した多層構造で電極母線を構成する
ことが提案されている。この方法は、開口率を下げずに
冗長構成をとったものである。2. Description of the Related Art The active matrix display method in which a thin film transistor applies a potential to each picture element on a glass substrate of a conventional liquid crystal display device or EL display device, etc. Has been done.
In the future, as the area becomes larger and the definition becomes higher, the length and number of X, Y electrode busbars will increase, the probability of occurrence of electrode busbar disconnection will increase, and the yield will tend to decrease. As a countermeasure against the disconnection of the electrode bus bar, a redundant configuration in which a plurality of electrodes are wired has been considered. However, in the method of arranging a plurality of wirings on the substrate plane, the proportion of the electrode busbars on the substrate increases, the area of the pixel electrode decreases, and the aperture ratio decreases. On the other hand, it has been proposed to form the electrode bus bar with a multilayer structure in which materials having different etching resistance and resistance are laminated. This method has a redundant configuration without lowering the aperture ratio.
発明が解決しようとする問題点 上記のような構成たとえば、電極配線を透明電極と金属
との多層膜とする構成において、パターン形成時に同一
マスクでのホトレジストパターンを用いてエッチングを
施すと、第3図(a)に示すように、基板30上に透明電
極31をその幅が金属層32の幅より大きくなる構造に形成
することは難しい。また、ドライエッチングの場合、第
3図(b)に示すように全体としての段差が大きい構造
になり、溶液によるエッチングの場合、第3図(c)に
示すようにアンダーエッチのある構造になりやすい。こ
の第3図(b)(c)のようにして形成してなるゲート
電極上に薄膜トランジスタを形成すると、絶縁膜不良が
生じやすく、ゲート電極とソースまたはドレイン電極
(図示せず)とがショートする確率が高かった。Problems to be Solved by the Invention In the above-described configuration, for example, in the configuration in which the electrode wiring is a multilayer film of a transparent electrode and a metal, etching is performed using a photoresist pattern with the same mask at the time of pattern formation. As shown in FIG. 3A, it is difficult to form the transparent electrode 31 on the substrate 30 in a structure having a width larger than that of the metal layer 32. Further, in the case of dry etching, the structure has a large step difference as shown in FIG. 3 (b), and in the case of etching with a solution, the structure has under-etching as shown in FIG. 3 (c). Cheap. When a thin film transistor is formed on the gate electrode formed as shown in FIGS. 3B and 3C, an insulating film defect is likely to occur, and the gate electrode and the source or drain electrode (not shown) are short-circuited. The probability was high.
一方、透明電極と金属を別々のマスクでパターン形成
し、第3図(a)のような多層構造を得ようとしたとき
に、マスクの合わせ精度を考慮に入れると、一方の層の
幅が他方の層の幅に比べて極端に小さい第4図のような
ゲート構造となってしまい、このような透明電極31と金
属層32よりなるゲート電極上に絶縁層33、半導体層34、
ソース電極35、ドレイン電極36を形成して、できるだけ
チャンネル長の短かい構造の薄膜トランジスタを形成す
ると、チャンネル部の半導体層34がゲート電極の段差を
カバーするような構造になり、チャンネル部の半導体層
の性質が均一ではなくなり、良質のトランジスタ特性が
得られない。On the other hand, when the transparent electrode and the metal are patterned by different masks to obtain a multilayer structure as shown in FIG. 3 (a), considering the mask alignment accuracy, the width of one layer is The gate structure as shown in FIG. 4 is extremely smaller than the width of the other layer, and the insulating layer 33, the semiconductor layer 34, and the semiconductor layer 34 are formed on the gate electrode including the transparent electrode 31 and the metal layer 32.
When the source electrode 35 and the drain electrode 36 are formed to form a thin film transistor having a channel length as short as possible, the semiconductor layer 34 of the channel portion has a structure that covers the step of the gate electrode. Is not uniform, and good transistor characteristics cannot be obtained.
本発明は上記問題点を解決するもので、電極母線が多層
構造で断線の発生確立が少ないものでありながら、ゲー
ト電極の段差によるゲート電極とソースまたはドレイン
電極のショート確率を減少させることのできる液晶表示
アクティブマトリックス基板を提供することを目的とす
るものである。The present invention solves the above-mentioned problems and can reduce the probability of short circuit between the gate electrode and the source or drain electrode due to the step of the gate electrode while the electrode busbar has a multi-layered structure and the occurrence of disconnection is less likely to occur. An object of the present invention is to provide a liquid crystal display active matrix substrate.
問題点を解決するための手段 上記問題点を解決するために、本発明は、互いに直交す
る第1、第2の電極母線が交叉する部分に配置された薄
膜トランジスタを有するアクティブマトリックス基盤に
おいて、薄膜トランジスタのゲートに接続される電極母
線を透明導電膜および金属層の多層構造で構成し、この
金属層の一部を絶縁基盤上に張り出し形成して、この張
り出し部を薄膜トランジスタチャンネル部のゲートに構
成したものである。Means for Solving the Problems In order to solve the above problems, the present invention provides an active matrix substrate having a thin film transistor arranged at a portion where first and second electrode bus lines orthogonal to each other cross each other. An electrode busbar connected to the gate is composed of a multilayer structure of a transparent conductive film and a metal layer, a part of this metal layer is formed overhanging on an insulating substrate, and this overhanging part is formed as the gate of the thin film transistor channel part. Is.
作用 上記構成により、電極母線が多層構造であることから、
断線の発生確率が極めて少なくなり、しかも、薄膜トラ
ンジスタチャンネル部のゲートが絶縁基板上に張り出し
た前記電極母線の金属層で構成されるため平坦部に形成
でき、チャンネル部はゲート電極の段差をカバーする構
造にする必要はないので、ゲート電極とソース電極また
はドレイン電極とのショート確率は減少し、トランジス
タ特性を良好に保つことができる。With the above configuration, since the electrode bus bar has a multilayer structure,
The probability of disconnection is extremely low, and the gate of the thin film transistor channel part can be formed on the flat part because it is composed of the metal layer of the electrode bus line overhanging the insulating substrate, and the channel part covers the step of the gate electrode. Since it is not necessary to have a structure, the probability of short circuit between the gate electrode and the source electrode or the drain electrode is reduced, and good transistor characteristics can be maintained.
実施例 以下本発明の一実施例を図面に基づいて説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第1図および第2図は本発明の一実施例を示すアクティ
ブマトリックス基板の平面図および断面図である。第1
図および第2図において、ガラス基板1の上にSnO2を50
0Å、常圧CVD法により形成し、ホトエッチングにより透
明電極であるゲート電極母線2aと絵素電極2bを形成す
る。次にCrを1000Å、DCスパッタ法により形成し、これ
をホトエッチングして、前記透明電極のゲート電極母線
2aの上に金属層であるゲート電極母線3aを、さらにガラ
ス基板1の上にこのゲート電極母線3aより張り出した形
でゲート部を形成し、このゲート部3bを薄膜トランジス
タチャンネル部のゲートとして使用する。したがって、
トランジスタチャンネル部のゲートを構成するゲート部
3bはCrの一層だけとなる。さらに、全面にTa2O5膜4を
反応性スパッタ法で2000Å形成する。次にプラズマCVD
法によりSiNx膜5を2000Å、a−Si膜6を2000Å連続堆
積する。そしてホトエッチングによりa−Si膜6をゲー
ト部3bの上方位置に島状に残す。さらに、絵素電極2bの
上のTa2O5膜4およびSiNx膜5をエッチングにより除去
したのち、プラズマCVD法によりn+a−Si膜7を500Å、
スパッタ法によりMoSi2膜8およびAl膜9をそれぞれ500
Åおよび7000Å形成し、ホトエッチングによりa−Si膜
6の上方位置で分割して、ソース電極およびドレイン電
極を構成した。1 and 2 are a plan view and a sectional view of an active matrix substrate showing an embodiment of the present invention. First
In FIG. 2 and FIG. 2 , 50% SnO 2 was deposited on the glass substrate 1.
It is formed by the atmospheric pressure CVD method, and the gate electrode bus 2a and the pixel electrode 2b which are transparent electrodes are formed by photoetching. Next, 1000 Å Cr was formed by DC sputtering method, and this was photo-etched to form the gate electrode bus bar of the transparent electrode.
A gate electrode busbar 3a, which is a metal layer, is formed on 2a, and a gate portion is formed on the glass substrate 1 so as to project from the gate electrode busbar 3a, and this gate portion 3b is used as a gate of the thin film transistor channel portion. . Therefore,
Gate part that constitutes the gate of the transistor channel part
3b has only one layer of Cr. Further, a Ta 2 O 5 film 4 is formed on the entire surface by a reactive sputtering method to a thickness of 2000 liters. Next, plasma CVD
The SiNx film 5 and the a-Si film 6 are continuously deposited by 2000 Å and 2000 Å, respectively. Then, the a-Si film 6 is left in an island shape above the gate portion 3b by photoetching. Further, after removing the Ta 2 O 5 film 4 and the SiNx film 5 on the pixel electrode 2b by etching, the n + a-Si film 7 is 500 Å by plasma CVD method,
The MoSi 2 film 8 and the Al film 9 are each sputtered to 500
Å and 7000Å were formed and divided by photo etching at a position above the a-Si film 6 to form a source electrode and a drain electrode.
上記のようなゲート構造をとることにより、Cr単層のと
きにはゲート断線が240本中5〜10本あったものが皆無
となった。また、SnO2よりなるゲート電極母線2aとCrよ
りなるゲート電極母線3aの2層構造を同一マスクで形成
したとき、ソース電極母線とゲート電極母線のクロスシ
ョートが5〜30箇所発生したのに対して、これも皆無と
なった。また、第4図に示すようなゲート構造にしたと
き、a−SiTETの移動度が0.2cm2/V・secであったのに対
して、本実施例の構造では0.8cm2/V・secの移動度が得
られた。By adopting the gate structure as described above, in the case of the Cr single layer, there were no gate disconnections of 5 to 10 out of 240. When a two-layer structure of the gate electrode bus 2a made of SnO 2 and the gate electrode bus 3a made of Cr was formed by the same mask, 5-30 cross-shorts occurred between the source electrode bus and the gate electrode bus. And this was all gone. Further, when the gate structure as shown in FIG. 4 was used, the mobility of a-SiTET was 0.2 cm 2 / V · sec, whereas in the structure of this example, 0.8 cm 2 / V · sec. Mobility was obtained.
なお、本実施例では透明電極としてSnO2の例を示した
が、ITO,CdO,ZnOでも同様である。In addition, although the example of SnO 2 is shown as the transparent electrode in the present embodiment, the same applies to ITO, CdO, and ZnO.
発明の効果 以上本発明によれば、薄膜トランジスタのチャンネル部
のゲートを平坦部に形成できるため、電極母線同志のシ
ョートの発生確率を低減できて、ゲート断線の発生防止
にきわめて効果があり、トランジスタ特性を良好に保持
できる。Effects of the Invention According to the present invention, since the gate of the channel portion of the thin film transistor can be formed in the flat portion, the probability of occurrence of short circuit between the electrode busbars can be reduced, and it is extremely effective in preventing the occurrence of gate disconnection. Can be held satisfactorily.
第1図は本発明の一実施例を示す液晶表示アクティブマ
トリックス基板の要部平面図、第2図は第1図のA−
A′線断面図、第3図は同一マスクで作成した多層ゲー
トの欠点を説明するための断面図、第4図は別々のマス
クで作成した多層ゲートを用いた薄膜トランジスタの欠
点を説明するための断面図である。 1……ガラス基板、2a……透明ゲート電極母線、2b……
絵素電極、3a……金属ゲート電極母線、3b……ゲート部
(薄膜トランジスタチャンネル部のゲート)、6……a
−Si膜、8……MoSi膜、9……Al膜。FIG. 1 is a plan view of an essential part of a liquid crystal display active matrix substrate showing an embodiment of the present invention, and FIG. 2 is a line A- in FIG.
A'line sectional view, FIG. 3 is a sectional view for explaining the defect of the multi-layer gate formed by the same mask, and FIG. 4 is a cross-sectional view for explaining the defect of the thin film transistor using the multi-layer gate formed by different masks. FIG. 1 …… Glass substrate, 2a …… Transparent gate electrode busbar, 2b ……
Pixel electrode, 3a ... Metal gate electrode busbar, 3b ... Gate part (gate of thin film transistor channel part), 6 ... a
-Si film, 8 ... MoSi film, 9 ... Al film.
フロントページの続き (72)発明者 川口 隆夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭62−205390(JP,A) 特開 昭62−276526(JP,A) 特開 昭62−288882(JP,A)Front page continuation (72) Inventor Takao Kawaguchi 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Seiichi Nagata 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. (56) References JP-A-62-205390 (JP, A) JP-A-62-276526 (JP, A) JP-A-62-288882 (JP, A)
Claims (1)
1、第2の電極母線群および前記第1、第2の電極母線
の交叉する部分に配置された薄膜トランジスタを有し、
前記第1の電極母線が前記薄膜トランジスタのゲート
に、前記第2の電極母線が前記薄膜トランジスタのソー
スまたはドレーンにそれぞれ接続されてなるアクティブ
マトリックス基板であって、前記第1の電極母線を、前
記絶縁基板上に形成した透明導電膜と、この透明導電膜
上およびこの導電膜上より一部前記絶縁基板上に張り出
し形成された金属層との多層構造に構成し、前記金属層
の絶縁基板上への張り出し部を前記薄膜トランジスタチ
ャンネル部のゲートにした液晶表示アクティブマトリッ
クス基板。1. A first and a second electrode busbar groups formed on an insulating substrate and orthogonal to each other, and a thin film transistor arranged at a portion where the first and second electrode busbars intersect.
An active matrix substrate in which the first electrode busbar is connected to the gate of the thin film transistor and the second electrode busbar is connected to the source or drain of the thin film transistor, respectively, and the first electrode busbar is connected to the insulating substrate. A transparent conductive film formed above and a metal layer formed on the transparent conductive film and a part of the conductive film overhanging the insulating substrate to form a multi-layered structure. A liquid crystal display active matrix substrate having an overhang portion as a gate of the thin film transistor channel portion.
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