JPH0758909B2

JPH0758909B2 - アナログデイジタル変換回路

Info

Publication number: JPH0758909B2
Application number: JP63246208A
Authority: JP
Inventors: 範之福島; 直樹熊沢
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPH0294816A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術（第８図）Ｄ発明が解決しようとする問題点（第９図及び第10図）Ｅ問題点が解決するための手段（第１図及び第３図）Ｆ作用（第１図及び第３図）Ｇ実施例（G1）第１の実施例（第１図〜第５図）（G2）第２の実施例（第６図及び第７図）（G3）他の実施例Ｈ発明の効果Ａ産業上の利用分野本発明はアナログデイジタル変換回路に関し、特に出力
デイジタルデータの上位ビツト部分及び下位ビツト部分
を各別に変換するアナログデイジタル変換回路に適用し
て好適なものである。

Ｂ発明の概要本発明は、出力デイジタルデータの上位ビツト部分及び
下位ビツト部分を各別に変換するアナログデイジタル変
換回路において、出力デイジタルデータの上位ビツト部
分に対応する第１の比較結果を得る比較時間に対して、
出力デイジタルデータの下位ビツト部分に対応する第２
の比較結果を得る比較時間を長くしたことにより、全体
として出力デイジタルデータの変換精度を向上し得る。

Ｃ従来の技術従来、例えばビデオ信号等のアナログ信号をデイジタル
データに変換する高速アナログデイジタル変換回路とし
て、アナログ信号をデイジタルデータの上位ビツト部分
及び下位ビツト部分に分割して変換する、いわゆる２ス
テップ直並列型と呼ばれるものが提案されている（特開
昭58−9426号公報）。

すなわち、第８図に示すように、入力ビデオ信号VD_INを
８ビツトのデイジタルデータDG_OUTに変換するアナログ
デイジタル変換回路１の場合、入力ビデオ信号VD_INをス
イツチ回路2A、ホールド用コンデンサ2B及びバツフア回
路2Cでなるサンプルホールド回路２に受け、そのホール
ド用コンデンサ2Bにサンプルホールドされたホールド電
圧V_HDが、上位ビツト比較回路部３及び下位ビツト比較
回路部４の、それぞれの比較器CC₁〜CC₁₅、CF₁〜CF₁₅の
反転入力端に与えられる。

ここで上位ビツト比較回路部３を構成する比較器CC₁〜C
C₁₅の非反転入力端には、基準電圧発生回路５より得ら
れる上位ビツト比較基準電圧VC_REF1〜VC_REF15が入力さ
れている。

なお基準電圧発生回路５は、入力ビデオ信号VD_INの電圧
レベルに応じた第１及び第２の電圧V_RT及びV_BT間に、そ
れぞれ抵抗値の等しい256個の抵抗R1（ｎ）、R2
（ｎ）、……、R15（ｎ）、R16（ｎ）（ｎ＝１〜16）を
直列接続し、その16個毎の抵抗R1（ｎ）及びR2（ｎ）、
R2（ｎ）及びR3（ｎ）、……、R14（ｎ）及びR15
（ｎ）、R15（ｎ）及びR16（ｎ）間の接続中点に得られ
る電圧を、低電圧側から順に上位ビツト比較基準電圧VC
_REF1〜VC_REF15として送出するようになされている。

これにより、上位ビツト比較回路部３の比較器CC₁〜CC
₁₅から得られる比較結果RC₁〜RC₁₅が上位ビツトラツチ
／エンコーダ回路６に入力され、かくして比較結果RC₁
〜RC₁₅に応じたデイジタルデータDG_Hを出力デイジタル
データDG_OUTの上位４ビツト分として送出する。

このようにして、上位ビツト比較回路部３ホールド電圧
V_HDが、第１及び第２の電圧V_RT及びV_BTを抵抗により16
分割した何れの電圧値に対応するかを検出して、粗い分
割モードでホールド電圧V_HDをデイジタルデータDG_Hに変
換し、出力デイジタルデータDG_OUTの上位４ビット分を
得るようになされている。

また基準電圧発生回路５において、256個の抵抗R1
（ｎ）、R2（ｎ）、……、R15（ｎ）、R16（ｎ）（ｎ＝
１〜16）は、行列を構成するように直列接続されてお
り、その列を構成する16個毎の抵抗R1（ｎ）、R2
（ｎ）、……、R15（ｎ）、R16（ｎ）に対して、行を構
成する抵抗Rm（１）及びRm（２）、Rm（２）及びRm
（３）、……、Rm（14）及びRm（15）、Rm（15）及びRm
（16）（ｍ＝１〜16）間の接続中点が、それぞれ例えば
MOS（metal oxide semiconductor）構成のスイツチ回路
Sm（１）、Sm（２）、……、Sm（14）、Sm（15）を介し
て、下位ビツト比較回路部４の比較器CF₁₅〜CF₁の非反
転入力端に接続されている。

なおこの基準電圧発生回路５のスイツチ回路Sm（１）、
Sm（２）、……、Sm（14）、Sm（15）は、上位ビツト比
較回路部３の比較結果 RC₁〜RC₁₅で最初に論理「Ｌ」
レベルとなつた比較器CC_i（ｉ＝１〜15）に対応した１
列のスイツチ回路Si（１）、Si（２）、……、Si（1
4）、Si（15）がオン制御され、また抵抗R16（１）〜R1
6（16）に対応するスイツチ回路S16（１）〜S16（15）
の１列は、上位ビツト比較回路部３の比較結果RC₁〜RC
₁₅が全て論理「Ｈ」レベルの場合にオン制御されるよう
になされている。

これにより、下位ビツト比較回路部４の比較器CF₁₅〜CF
₁の非反転入力端に入力される下位ビツト比較基準電圧V
F_REF15〜VF_REF1は、上位ビツト比較回路部３で検出した
ホールド電圧V_HDの存在する上位ビツト比較基準電圧VC
_REF1〜VC_REF15間の電圧値を、さらに抵抗により16分割
して得るようになされている。

かくして、下位ビツト比較回路部４の比較結果RF₁〜RF
₁₅が下位ビツトラツチ／エンコーダ回路７に入力され、
比較結果RF₁〜RF₁₅に対応したデイジタルデータDG_Lを出
力デイジタルデータDG_OUTの下位４ビツト分として送出
する。

このようにして、全体として必要最小限の比較器を用い
て、例えば10〜20〔MHz〕程度の高い周波数でなる入力
ビデオ信号VD_INを、精度良く８ビツトのデイジタルデー
タDG_OUTに変換し得るようになされている。

Ｄ発明が解決しようとする問題点ところで、実際上かかる構成の２ステップ直並行型アナ
ログデイジタル変換回路１は、所定周期のクロツクの２
周期毎に、入力ビデオ信号VD_INをアナログデイジタル変
換し、８ビットのデイジタルデータDG_OUTを送出するよ
うになされている。

すなわち、アナログデイジタル変換回路１においては、
クロツクCK1（第９図（Ａ））の２周期毎の立ち上がり
期間（時点t₀〜t₁、t₄〜t₅）に立ち上がるサンプリング
パルスP_SM（第９図（Ｂ））と、そのサンプリングパル
スP_SMに続いて、順次1/2クロツク周期づつ遅れて時点t₁
〜t₂、t₅〜t₆の期間の間立ち上がる上位ビツト比較パル
スP_CC（第９図（Ｃ））、時点t₂〜t₃、t₆〜t₇の期間の
間立ち上がるスイツチ切換パルスP_ST（第９図（Ｄ））
及び時点t₃〜t₄、t₇〜t₈の期間の間立ち上がる下位ビツ
ト比較パルスP_FC（第９図（Ｅ））を発生する。

これにより、まずサンプリングパルスP_SMが立ち上がる
期間（時点t₀〜t₁、t₄〜t₅）の間、サンプルホールド回
路２のスイツチ回路2Aがオン制御され、この結果入力ビ
デオ信号VD_INがサンプリングされ、続いてサンプリング
パルスP_SMが立ち下がる期間（時点t₁〜t₄、t₅〜t₈）の
間、スイツチ回路2Aがオフ制御されホールド用コンデン
サ2Bにサンプルホールドされたホールド電圧V_HDが、上
位ビツト比較回路部３及び下位ビツト比較回路部４に与
えられる。

続いて上記ビツト比較パルスP_CCが立ち上がる期間（時
点t₁〜t₂、t₅〜t₆）の間、上位ビツトラツチ／エンコー
ダ回路６は、上位ビツト比較回路部３から得られる比較
結果 RC₁〜RC₁₅に応じたデイジタルデータDG_Hを出力デ
イジタルデータDG_OUTの上位４ビツト分として送出す
る。

また続いてスイツチ切換パルスP_STが立ち上がる期間
（時点t₂〜t₃、t₆…t₇）の間、比較器CC₁〜CC₁₅から得
られる比較結果RC₁〜RC₁₅に応じて、基準電圧発生回路
５のスイツチ回路Sm（１）、Sm（２）、……、Sm（1
4）、Sm（15）の何れかの１列が選択的にオン制御さ
れ、これにより基準電圧発生回路５からは、比較結果RC
₁〜RC₁₅に応じた下位ビツト比較基準電圧VF_REF1〜VF
_REF15が下位ビツト比較回路部４に供給される。

またさらに続いて、下位ビツト比較パルスP_FCが立ち上
がる期間（時点t₃〜t₄、t₇〜t₈）の間、下位ビツトラツ
チ／エンコーダ回路７は下位ビツト比較回路部４から得
られる比較結果RF₁〜RF₁₅に応じたデイジタルデータDG_L
を出力デイジタルデータDG_OUTの下位４ビツト分として
送出し、このようにしてアナログデイジタル変換回路１
は、クロツクCK1の２周期毎に、入力ビデオ信号VD_INを
アナログデイジタル変換し、８ビツトのデイジタルデー
タDG_OUTを送出するようになされている。

ところがこの上位ビツト比較回路部３の比較器CC₁〜CC
₁₅及び下位ビツト比較回路４の比較器CF₁〜CF₁₅は、第1
0図に示すように、比較される電位差が小さくなるにし
たがつて、比較時間が長くなるという時間特性T_COMPを
有する。

従つて上位ビツト比較回路部３の比較器CC₁〜CC₁₅に与
えられる比較電位差ΔV_Cに対応した比較時間t_Cに対し
て、下位ビツト比較回路部４の比較器CF₁〜CF₁₅に与え
られる比較電位差ΔV_Fに対応した比較時間t_Fは格段的に
長くなり、上述のように、上位ビツト分と下位ビツト分
とを同じ時間で比較する場合には、高い比較精度が必要
とされる下位ビツト分の比較精度が、上位ビツト分の比
較精度に対して高くできないという問題があり、さらに
クロツクの周波数の高くすると下位ビツト分の比較精度
として、十分なものを得ることができなくなるという問
題があつた。

本発明は以上の点を考慮してなされたもので、下位ビツ
ト分の比較時間を上位ビツト分の比較時間に対して長く
するようにしたことにより、従来に比して格段的に高精
度かつ高速でアナログデイジタル変換し得るアナログデ
イジタル変換回路を提案しようとするものである。

Ｅ問題点を解決するための手段かかる問題点を解決するため本発明においては、第１の
クロツクパルスP_CCに同期しながら、所定の基準電位V_RT
及びV_BT間に直列接続された複数の抵抗R1（ｎ）、R2
（ｎ）、……、R15（ｎ）、R16（ｎ）（ｎ＝１〜16）の
所定個数毎の接続点R1（ｎ）及びR2（ｎ）及びR3
（ｎ）、……、R14（ｎ）及びR15（ｎ）、R15（ｎ）及
びR16（ｎ）から得られる複数の電位VC_REF1〜VC
_REF15と、入力アナログ信号VD_INとを比較して第１の比
較結果RC_OUT（RC₁〜RC₁₅）を得た後、第１のクロツクパ
ルスP_CCとデユーテイ比を異にする第２のクロツクパル
スP_FCOに同期しながら、第１の比較結果RC_OUT（RC₁〜RC
₁₅）に基づいて設定される所定範囲の複数の抵抗Ri
（１）、Ri（２）、……、Ri（15）、Ri（16）（ｉ＝１
〜16）の接続点Ri（１）及びRi（２）、Ri（２）及びRi
（３）、……、Ri（14）及びRi（15）、Ri（15）及びRi
（16）から得られる複数の電位VF_REF1〜VF_REF15と、入
力アナログ信号VD_INとを比較して第２の比較結果RF_OUT
（RF₁〜RF₁₅）を得、第１及び第２の比較結果RC_OUT（RC
₁〜RC₁₅）及びRF_OUT（RF₁〜RF₁₅）に基づいて得られる
第１及び第２のデイジタルデータDG_H及びDG_Lを合成し
て、出力デイジタルデータDG_OUTを得るアナログデイジ
タル変換回路10において、第１の比較結果RC_OUT（RC₁〜
RC₁₅）を得る比較時間t₁〜t₂、t₅〜t₆に対して、第２の
比較結果RF_OUT（RF₁〜RF₁₅）を得る比較時間t₂₁〜t₄、t
₆₁〜t₈を長くした。

Ｆ作用第１の比較結果RC_OUT（RC₁〜RC₁₅）を得る比較時間t₁〜
t₂、t₅〜t₆に対して、第２の比較結果RF_OUT（RF₁〜R
F₁₅）を得る比較時間t₂₁〜t₄、t₆₁〜t₈を長くしたこと
により、出力デイジタルデータDG_OUTの下位ビツト部分
の変換精度を向上することができ、逆に下位ビツト部分
の変換精度を従来と同程度に選定すれば、高速にアナロ
グデイジタル変換し得る。

Ｇ実施例以下図面について、本発明の一実施例を詳述する。

（G1）第１の実施例第８図との対応部分に同一符号を付して示す第１図にお
いて、10は全体として本発明によるアナログデイジタル
変換回路を示し、この場合入力ビデオ信号VD_INは、サン
プルホールド回路２（第８図）を介さずに、直接上位ビ
ツト比較回路部３及び下位ビツト比較回路部４のそれぞ
れ15個の比較器CC₁〜CC₁₅、CF₁〜CF₁₅に供給されてい
る。

ここでそれぞれの比較器CC₁〜CC₁₅及びCF₁〜CF₁₅は、第
２図に示すようにCOMS（complementary MOS）インバー
タ回路INV₁、INV₂、INV₃を用いたいわゆるチヨツパ型比
較回路CMPで構成される。

この比較回路CMPにおいて、入力ビデオ信号VD_IN及び比
較基準電圧V_REFは、それぞれ第１及び第２のスイツチ回
路SW₁及びSW₂を介して、第１のホールド用コンデンサC
_H1の一端に接続され、その他端がCMOS構成の第１のイン
バータ回路INV₁の入力端に接続されている。

第１のインバータ回路INV₁の入力端及び出力端は、第３
のスイツチ回路SW₃を介して接続され、またその出力端
は第２のホールド用コンデンサC_H2の一端に接続され、
その他端が第２のインバータ回路INV₂の入力端に接続さ
れている。

さらに第２のインバータ回路INV₂の入力端及び出力端
は、第４スイツチ回路SW₄を介して接続され、またその
出力端は第３のインバータ回路INV₃の入力端に接続され
ている。

これにより、まず第１、第３及び第４のスイツチ回路SW
₁、SW₃及びSW₄を所定期間の間オン制御することによ
り、入力ビデオ信号VD_INを第１及び第２のホールド用コ
ンデンサC_H1及びC_H2にサンプルホールドし、続く所定期
間の間第２のスイツチ回路SW₂のみをオン制御すること
により、第１及び第２のホールド用コンデンサC_H1及びC
_H2にホールドされたホールド電圧と、比較基準電圧V_REF
とを比較し、第３のインバータ回路INV₃の出力端から、
その比較結果RT_OUTを送出するようになされている。

このようにして、上位ビツト比較回路部３及び下位ビツ
ト比較回路部４のぞれぞれの比較器CC₁〜CC₁₅及びCF₁〜
CF₁₅は、それぞれ第１〜第４のスイツチ回路SW₁〜SW₄を
切換制御することにより、入力ビデオ信号VD_INを任意の
タイミングで各別にサンプルホールドし、そのホールド
電圧と比較電圧V_REF（実際上、上位ビツト比較基準電圧
VC_REF1〜VC_REF15及び下位ビツト比較基準電圧VF_REF1〜V
F_REF15でなる）を比較して、その比較結果RT_OUT（実際
上、上位ビツト比較結果RC_OUT（RC₁〜RC₁₅）及び下位ビ
ツト比較結果RF_OUT（RF₁〜RF₁₅）でなる）を出力し得る
ようになされている。

ここで、このアナログデイジタル変換回路10は、第９図
との対応部分に同一符号を付した第３図に示すタイミン
グで動作するようになされている。

この場合サンプリングパルスP_SM（第３図（Ｂ））及び
上位ビツト比較パルスP_CC（第３図（Ｃ））は、それぞ
れ従来と同様にクロツクCK1（第３図（Ａ））の２周期
毎の立ち上がり期間（時点t₀〜t₁、t₄〜t₅）及びそれに
続いて1/2クロツク周期づつ遅れたクロツクCK1の２周期
毎の立ち下がり期間（時点t₁〜t₂、t₅〜t₆）の間立ち上
がるパルス波形に選定されている。

これに対しスイツチ切換パルスP_STO（第３図（Ｄ））
は、MOS構成でなる基準電圧発生回路５のスイツチ回路S
m（１）、Sm（２）、……、Sm（15）、Sm（16）のスイ
ツチング特性に基づいて、従来のスイツチ切換パルスP
_ST（第９図（Ｄ））と同じ時点t₂、t₆のタイミングで立
ち上がり、パルス幅が従来のクロツクCK1の1/2周期から
1/4周期のパルス幅に変更されている。

さらに下位ビツト比較パルスP_FCO（第３図（Ｅ））は、
従来の下位ビツト比較パルスP_FC（第９図（Ｅ））に対
してクロツクCK1の1/4周期分早い時点t₂₁、t₆₁のタイミ
ングで立ち上がると共に、クロツクCK1の1/4周期分長い
パルス幅に選定されている。

これによりアナログデイジタル変換回路10は、上位ビツ
トを上位ビツト比較回路部３において従来と同様の比較
時間で比較し、下位ビツトを下位ビツト比較回路部４に
おいて従来より長い比較時間で比較するようになされて
いる。

なおこの実施例の場合、サンプリングパルスP_SM、上位
ビツト比較パルスP_CC、スイツチ切換パルスP_STO及び下
位ビツト比較パルスP_FCOは、第４図及び第５図に示すよ
うにパルス発生回路11においてクロツクCK1を用いて発
生するようになされている。

すなわちパルス発生回路11において、入力されるクロツ
クCK1（第５図（Ａ））とクロツクCK1をインバータ回路
12を介して得られる反転クロツクCK2（第５図（Ｂ））
とが、クロツクCK1を1/2分周回路13を介して分周してな
る1/2クロツクCK3（第５図（Ｃ））と共に、第１及び第
２のAND（アンド）回路14A及び14Bに入力され、その論
理出力としてサンプリングパルスP_SM及び上位ビツト比
較パルスP_CC（第５図（Ｄ）及び（Ｅ））を得るように
なされている。

また、反転クロックCK2を1/4周期遅延回路15を介して得
られる1/4周期遅延クロツクCK4（第５図（Ｆ））がクロ
ツクCK1と共にNAND（ナンド）回路16に入力され、この
結果得られる第１のパルス信号P_X1（第５図（Ｇ））と1
/2クロツクCK3とが、第１のNOR（ノア）回路17Aに入力
され、その論理出力としてスイツチ切換パルスP_STO（第
５図（Ｈ））を得るようになされている。

またさらに、上述の第１のパルス信号P_X1が1/2クロツク
CK3と共にEXNOR（イクスクルーシブノア）回路18に入力
され、この結果得られる第２のパルス信号P_X2（第５図
（Ｉ））と1/2クロツクCK3とが、第２のNOR（ノア）回
路17Bに入力され、その論理出力として下位ビツト比較
パルスP_FCO（第５図（Ｊ））を得るようになされてい
る。

以上の構成において、入力ビデオ信号VD_INをアナログデ
イジタル変換する場合、まずサンプリングパルスP_SMが
立ち上がる期間の間（時点t₀〜t₁、t₄〜t₅）、上位ビツ
ト比較回路部３及び下位ビツト比較回路部４のそれぞれ
の比較器CC₁〜CC₁₅及びCF₁〜CF₁₅は、入力ビデオ信号VD
_INをサンプリグした後、サンプリングパルスP_SMが立ち
下がる期間の間（時点t₁〜t₄、t₅〜t₆）、サンプリング
した入力ビデオ信号VD_INをホールドする。

続いて上位ビツト比較パルスP_CCが立ち上がる期間（時
点t₁〜t₂、t₅〜t₆）の間、上位ビツト比較回路部３の比
較部CC₁〜CC₁₅は、ホールドした入力ビデオ信号VD
_INと、基準電圧発生回路５から得られる上位ビツト比較
基準電圧VC_REF1〜VC_REF15とを比較し、その比較結果RC
_OUT（RC₁〜RC₁₅）を上位ビツトラツチ／エンコーダ回路
６に送出し、比較結果RC_OUTに応じたデイジタルデータD
G_Hを出力デイジタルデータDG_OUT上位４ビツト分として
送出する。また続いてスイツチ切換パルスP_STOが立ち上
がる期間（時点t₂〜t₂₁、t₆〜t₆₁）の間、上位ビツト比
較回路部３の比較結果RC_OUTに応じて、基準電圧発生回
路５のスイツチ回路Sm（１）、Sm（２）、……、Sm（1
5）、Sm（16）の何れかの１列が選択的にオン制御さ
れ、これにより基準電圧発生回路５は比較結果RC_OUTに
応じた下位ビツト比較基準電圧VF_REF1〜VF_REF15を下位
ビツト比較回路部４に供給する。

またさらに続いて下位ビツト比較パルスP_FCが立ち上が
る期間（時点t₂₁〜t₄、t₆₁〜t₈）の間、下位ビツト比較
回路部４の比較器CF₁〜CF₁₅は、ホールドした入力ビデ
オ信号VD_INと、基準電圧発生回路５から得られる下位ビ
ツト比較基準電圧VF_REF1〜VF_REF15とを比較し、その比
較結果RF_OUT（RF₁〜RF₁₅）を下位ビツトラツチ／エンコ
ーダ回路７に送出し、下位ビツトラツチ／エンコーダ回
路７において、比較結果RF_OUTに応じたデイジタルデー
タDG_Lを出力デイジタルデータDG_OUTの下位４ビツト分と
して送出する。

このようにしてアナログデイジタル変換回路10は、上位
ビツトを上位ビツト比較回路部３において従来と同様の
比較時間で比較し、下位ビツトが下位ビツト比較回路部
４において従来より長い比較時間で比較するようにした
ことにより、従来に比して格段的に高い精度で、入力ビ
デオ信号VD_INをアナログデイジタル変換して、８ビツト
のデイジタルデータDG_OUTを得ることができる。

以上の構成によれば、上位ビツトを従来と同様の比較時
間で比較し、これに対し下位ビツトの比較時間を長くし
たことにより、クロツクCK1の２周期毎に、入力ビデオ
信号VD_INをアナログデイジタル変換し８ビツトのデイジ
タルデータDG_OUTを得るにつき、従来に比して格段的に
高い精度で、アナログデイジタル変換し得るアナログデ
イジタル変換回路を実現できる。

かくするにつき、アナログデイジタル変換精度として、
従来同等の精度のものを構成する場合、下位ビツトの比
較時間を従来の比較時間と同様にすれば、その分クロツ
クCK1の周波数を高くすることができ、従来に比して格
段的に高速でアナログデイジタル変換し得るアナログデ
イジタル変換回路を実現できる。

（G2）第２の実施例第１図との対応部分に同一符号を付して示す第６図にお
いて、20は全体として本発明を特願昭63−16269号に提
案されているように、下位ビツトの変換手段を２組設
け、上位ビツトの変換を下位ビツトの変換の２倍の速度
で実行すると共に、下位ビツトの変換を上位ビツトの変
換ごとに交互に実行するようにしたアナログデイジタル
変換回路に適用した場合を示す。

このアナログデイジタル変換回路20において、上位ビツ
ト比較回路部３及び上位ビツトラツチ／エンコーダ回路
６は、第１図の場合と同様の構成でなり、出力デイジタ
ルデータDG_OUTの上位４ビツト分として送出されるデイ
ジタルデータDG_Hを、データセレクタ回路21に送出す
る。

また下位ビツト比較回路部及び下位ビツトラツチ／エン
コーダ回路は、第１図の場合と同様の構成のものが２組
み設けられており、第１及び第２の下位ビツト比較回路
部4A及び4B、第１及び第２の下位ビツトラツチ／エンコ
ーダ回路7A及び7Bから、出力デイジタルデータDG_OUTの
下位４ビツト分として、それぞれ得られる第１及び第２
デイジタルデータDG_L1及びDG_L2が、データセレクタ回路
21に送出される。

データセレクタ回路21は、入力された上位４ビツト分の
デイジタルデータDG_Hと、交互に入力される下位４ビツ
ト分の第１及び第２デイジタルデータDG_L1及びDG_L2を所
定のタイミングでラツチすると共に合成し、出力デイジ
タルデータDG_OUTとして送出する。

なおこの実施例の場合、アナログデイジタル変換回路20
の上位ビツト比較回路部３、第１及び第２の下位ビツト
比較回路部4A及び4Bは、第７図に示すタイミングで動作
する。

すなわち上記ビツト比較回路部３は、第７図（Ｂ）に示
すように、クロツクCK1（第７図（Ａ））の立ち上がり
の期間（時点t₀〜t₁、t₂〜t₃、t₄〜t₅、t₆〜t₇、t₈〜
t₉、……）の間、比較器CC₁〜CC₁₅において入力ビデオ
信号VD_INをサンプリングするサンプル動作SC1、SC2、SC
3、……実行した後、続くクロツクCK1の立ち下がりの期
間（時点t₁〜t₂、t₃〜t₄、t₅〜t₆、t₇〜t₈、t₉〜t₁₀、
……）の間、比較器CC₁〜CC₁₅においてサンプリングし
た入力ビデオ信号VD_INを、基準電圧発生回路５から入力
される上位ビツト比較基準電圧VC_REF1〜VC_REF15と比較
する上記ビツト比較動作CC1、CC2、CC3、……を実行
し、この結果得られる比較結果RC_OUTを上位ビツトラツ
チ／エンコーダ回路６に送出する。

このようにして上位ビツト比較回路部３及び上位ビツト
ラツチ／エンコーダ回路６は、クロツクCK1の１周期毎
に、入力ビデオ信号VD_INをアナログデイジタル変換して
得られるデイジタルデータDG_Hを出力デイジタルデータD
G_OUTの上位４ビツト分として、データセレクタ回路21に
送出する。

なお基準電圧発生回路５のスイツチ回路Sm（１）、Sm
（２）、……、Sm（15）、Sm（16）は、第７図（Ｃ）に
示すように、上記ビツト比較回路部３の比較動作CC1、C
C2、CC3、……が終了した後、続くクロツクCK1の1/4周
期分の期間（時点t₀〜t₀₁、t₂〜t₂₁、t₄〜t₄₁、t₆〜
t₆₁、……）の間、何れかの列を選択的にオン制御する
スイツチ切換動作SW0、SW1、SW2、……を実行し、これ
により上位ビツト比較回路部３の比較結果RC_OUTに応じ
た下位ビツト比較基準電圧VF_REF1〜VF_REF15を、それぞ
れ第１及び第２の下位ビツト比較回路部4A及び4Bに供給
する。

ここで、第１の下位ビツト比較回路部4Aは、第７図
（Ｄ）に示すように、まずクロツクCK1の２周期毎の立
ち上がりの期間（時点t₀〜t₁、t₄〜t₅、t₈〜t₉、……）
の間、比較器CF₁〜CF₁₅において入力ビデオ信号VD_INを
サンプリングする第１の下位ビツトサンプリング動作SF
1、SF3、SF5、……を実行した後、続くクロツクCK1の立
ち下がりの期間（時点t₁〜t₂、t₅〜t₆、t₉〜t₁₀、…
…）及びそれに続くクロツクCK1の1/4周期分の期間（時
点t₂〜t₂₁、t₆〜t₆₁、……）の間、比較器CF₁〜CF₁₅に
おいてサンプリングした入力ビデオ信号VD_INをホールド
する第１の下位ビツトホールド動作HF1、HF3、HF5、…
…を実行する。

さらにこれに続くクロツクCK1の1/4周期分の期間（時点
t₂₁〜t₃、t₆₁〜t₇、……）及びそれに続くクロツクCK1
の立ち下がりの期間（時点t₃〜t₄、t₇〜t₈、……）の
間、第１の下位ビツト比較回路部4Aは、基準電圧発生回
路５から入力される下位ビツト比較基準電圧VF_REF1〜VF
_REF15とホールドした入力ビデオ信号VD_INとを比較する
第１の下位ビツト比較動作CF1、CF3、CF5、……を実行
し、この結果得られる比較結果RF_OUT1を第１の下位ビツ
トラツチ／エンコーダ回路7Aに送出する。

これに対して、第２の下位ビツト比較回路部4Bは、第１
の下位ビツト比較回路部4Aのサンプリング動作SF1、SF
3、SF5、……に対してクロツクCK1の１周期分遅れた、
クロツクCK1の２周期毎の立ち上がりの期間（時点t₂〜t
₃、t₆〜t₇、……）の間、比較器CF₁〜CF₁₅において入力
ビデオ信号VD_INをサンプリングする第２の下位ビツトサ
ンプリング動作SF2、SF4、……を実行した後、続くクロ
ツクCK1の立ち下がりの期間（時点t₃〜t₄、t₇〜t₈、…
…）及びそれに続くクロツクCK1の1/4周期分の期間（時
点t₄〜t₄₁、t₈〜t₈₁、……）の間、比較器CF₁〜CF₁₅に
おいてサンプリングした入力ビデオ信号VD_INをホールド
する第２の下位ビツトホールド動作HF2、HF4、……を実
行する。

さらにこれに続くクロツクCK1の1/4周期分の期間（時点
t₄₁〜t₅、t₈₁〜t₉、……）及びそれに続くクロツクCK1
の立ち下がりの期間（時点t₅〜t₆、t₉〜t₁₀、……）の
間、第２の下位ビツト比較回路部4Bは、基準電圧発生回
路５から入力される下位ビツト比較基準電圧VF_REF1〜VF
_REF15とホールドした入力ビデオ信号VD_INとを比較する
第２の下位ビツト比較動作CF2、CF4、……実行し、この
結果得られる比較結果RF_OUT2を第２の下位ビツトラツチ
／エンコーダ回路7Bに送出する。

かくして、第１及び第２の下位ビツト比較回路部4A及び
4Bは、それぞれクロツクCK1の１周期分ずれたクロツクC
K1の２周期毎に、入力ビデオ信号VD_INをアナログデイジ
タル変換し、この第１及び第２の比較結果RF_OUT1及びRF
_OUT2に基づいて得られる第１及び第２のデイジタルデー
タDG_L1及びDG_L2を、出力デイジタルデータDG_OUTの下位
４ビツト分として、データセレクタ回路21に送出する。

このようにして、このアナログデイジタル変換回路20に
おいては、下位ビツトの変換手段を２組設け、上位ビツ
トの変換を下位ビツトの変換の２倍の速度で実行すると
共に、下位ビツトの変換を上位ビツトの変換ごとに交互
に実行するようにしたことにより、簡易な構成で、従来
の比較器を256個用いたいわゆるフラツシユ型のアナロ
グデイジタル変換回路と同等の速度でアナログデイジタ
ル変換し得るようになされている。

さらに、この実施例によるアナログデイジタル変換回路
20においては、第１図の場合と同様に上記ビツトを上位
ビツト比較回路部３において従来と同様の比較時間で比
較し、下位ビツトを第１及び第２の下位ビツト比較回路
部4A及び4Bにおいて従来より長い比較時間で比較するよ
うにしたことにより、従来に比して格段的に高い精度
で、入力ビデオ信号VD_INをアナログデイジタル変換し
て、８ビツトのデイジタルデータDG_OUTを得ることがで
きる。

以上の構成によれば、上位ビツトを従来と同様の比較時
間で比較し、これに対して下位ビツトの比較時間を長く
したことにより、クロツクCK1の１周期毎に入力ビデオ
信号VD_INをアナログデイジタル変換し８ビツトのデイジ
タルデータDG_OUTを得るにつき、従来に比して格段的に
高い精度で、アナログデイジタル変換し得るアナログデ
イジタル変換回路を実現できる。

さらに上述の構成によれば、アナログデイジタル変換の
変換精度として、従来同等の精度のものを構成する場
合、下位ビツトの比較時間を従来の時間と同様にした分
クロツクCK1の周波数を高くすることができ、このよう
にして実際上、40〔MHz〕以上の高い周波数でなる入力
ビデオ信号VD_INを、精度良く８ビツトのデイジタルデー
タDG_OUTに変換し得るアナログデイジタル変換回路を実
現できる。

（G3）他の実施例（１）上述の実施例においては、上位ビツトの比較時
間に対して下位ビツトの比較時間を長く選定するにつ
き、基準電圧発生回路における下位ビツト比較基準電圧
発生用の切換スイツチのスイツチング時間を、クロツク
の1/4周期分短くした場合について述べたが、切換スイ
ツチのスイツチング時間の短縮はこれに限らず、必要に
応じて任意に選定しても良い。

さらにこれに加えて、切換スイツチのスイツチング時間
の短縮に限らず、入力ビデオ信号のサンプリング時間及
び又は上位ビツトの比較時間を短縮することにより、上
位ビツトの比較時間に対して下位ビツトの比較時間を長
くするようにしても良い。

（２）上述の実施例においては、上位ビツト比較回路
部及び下位ビツト比較回路部の比較器として、CMOSイン
バータ回路構成のチヨツパ型比較回路を用いた場合につ
いて述べたが、要は入力アナログ信号をサンプリングす
ると共にホールドするようになされた比較器であれば、
他の構成のものを用いても良い。

（３）上述の実施例においては、本発明をビデオ信号
でなる入力アナログ信号を、８ビツトでなるデイジタル
データに変換する場合に適用したが、本発明によるアナ
ログデイジタル変換回路はこれに限らず、種々の入力ア
ナログ信号を４、16ビツト等種々のデイジタルデータに
変換する場合に広く適用して好適なものである。

Ｈ発明の効果上述のように本発明によれば、出力デイジタルデータの
上位ビツト分に対応する第１の比較結果を得る比較時間
に対して、下位ビツト分に対応する第２の比較結果を得
る比較時間を長くしたことにより、出力デイジタルデー
タの下位ビツト部分の変換精度を向上することができ、
かくするにつき、全体として高精度かつ高速でアナログ
デイジタル変換し得るアナログデイジタル変換回路を実
現できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク図、第２
図はその比較回路の内部構成を示す接続図、第３図は第
１の実施例のアナログデイジタル変換回路の動作を示す
タイミングチャート、第４図は第３図の各制御パルスを
発生するパルス発生回路を示す接続図、第５図はその動
作の説明に供するタイミングチャート、第６図は本発明
の第２の実施例を示すブロツク図、第７図はその動作の
説明に供するタイミングチャート、第８図は従来のアナ
ログデイジタル変換回路を示す接続図、第９図はその動
作を示すタイミングチャート、第10図は各比較器の比較
電位差及び比較時間の関係を示す特性曲線図である。１、10、20……アナログデイジタル変換回路、３、４…
…比較回路部、５……基準電圧発生回路、６、７……ラ
ツチ／エンコード回路、VD_IN……入力ビデオ信号、VC
_REF1〜VC_REF15、VF_REF1〜VF_REF15……比較基準電圧、RC
_OUT、RC₁〜RC₁₅、RF_OUT、RF₁〜RF₁₅……比較結果、D
G_H、DG_L、DG_L1、DG_L2、DG_OUT……出力デイジタルデー
タ。

Claims

【特許請求の範囲】

【請求項１】第１のクロツクパルスの同期しながら、所
定の基準電位間に直列接続された複数の抵抗の所定個数
毎の接続点から得られる複数の電位と、入力アナログ信
号とを比較して第１の比較結果を得た後、上記第１のクロツクパルスとデユーテイ比を異にする第
２のクロツクパルスに同期しながら、上記第１の比較結
果に基づいて設定される所定範囲の上記複数の抵抗の接
続点から得られる複数の電位と、上記入力アナログ信号
とを比較して第２の比較結果を得、上記第１及び第２の比較結果に基づいて得られる第１及
び第２のデイジタルデータを合成して、出力デイジタル
データを得る直並列型のアナログデイジタル変換回路に
おいて、上記第１の比較結果を得る比較時間に対して、上記第２
の比較結果を得る比較時間を長くしたことを特徴とするアナログデイジタル変換回路。