JPH0790652B2 - 印刷装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、印刷用データを画像メモリに格納し、これを
読出しながら用紙上に印刷を行なう印刷装置に関する。

（従来の技術） コンピュータやワードプロセッサ等の上位制御装置によ
って作成された印刷用データを、用紙上に印刷する装置
としては、電子写真方式のプリンタ，サーマルプリン
タ，ワイヤドット式プリンタ等、種々のものが知られて
いる。

第２図に、従来の電子写真方式を採用した印刷装置のブ
ロック図を示す。

この装置は、上位制御装置１にインタフェース２を介し
て接続されたシステムバス３に対し、プロセッサ４、プ
ログラムメモリ５、ワーキングメモリ６、フォントメモ
リ７、画像メモリ８及びプリントエンジンインタフェー
ス９が接続された構成のものである。プリントエンジン
インタフェース９には、プリントエンジン10が接続され
ている。

上位装置１は、印刷用データを作成するコンピュータや
ワードプロセッサ，画像読取装置等の装置である。イン
タフェース２は、いわゆるRS232Cインタフェースやパラ
レルインタフェース等から構成される既知の回路であ
る。プロセッサ４は、この印刷装置全体の制御を行なう
回路で、その実行用プログラムがプログラムメモリ５に
格納されている。ワーキングメモリ６は、インタフェー
ス２により送受信されたデータを記憶管理するためのメ
モリである。フォントメモリ７は、上位制御装置１から
送り込まれた文字キャラクタコードやその他のコード
を、印刷用のフォントデータに変換するメモリである。

又、画像メモリ８は、編集処理されイメージ化された印
刷用データを、例えば１ページ分格納するランダム・ア
クセス・メモリから構成される。プリントエンジン10
は、画像メモリ８に格納された印刷用データに基づい
て、印刷用の用紙に印刷を行なう装置で、用紙搬送系や
電子写真プロセス等を含む装置である。プリントエンジ
ンインタフェース９は、プロセッサ４の指示に従って画
像メモリ８から印刷用データ9aを読出してプリントエン
ジン10に転送し、あるいはプリントエンジン10から出力
されるプリントコントロール信号9bを受入れ、これをプ
ロセッサ４等に送信するインタフェース回路である。

以上のような印刷装置は、上位制御装置１からインタフ
エース２を介して受信された制御コマンドや文字キャラ
クタコード，グラフィックコマンド，ビットイメージデ
ータ等を、必要に応じてワーキングメモリ６に一時格納
し、プロセッサ４の制御に従ってイメージ化された印刷
用データを画像メモリ８上に作成する。

こうして作成された画像メモリ８内の印刷用データは、
次のように処理される。

第３図は、従来の画像メモリからの印刷出力の読出し動
作を説明する概念図である。

図に示すように、画像メモリ８に対して読出しアドレス
8aが入力すると、画像メモリ８中の各ラスター，，
，…に対応するデータが順に読出され、これがその
順番に印刷されて（，，，…）印刷出力20を得
る。即ち、画像メモリ８から読出されたデータは、各ラ
スター毎にビットストリーム化して第２図のプリントエ
ンジン10に送り込まれ、その読出しと１対１に対応した
印刷動作が行なわれて印刷出力20が得られる。尚、通
常、画像メモリ８からのデータの読出しは、ビット単位
ではなくワード単位で行なわれる。

第４図は、従来の画像メモリからの印刷出力の読出し方
法をより具体的に示した説明図である。

図のように、画像メモリは、各ラスター，…毎にそ
れぞれ１ワード（例えば８ビット）単位で区切られてい
る。データは、このワード単位で順番に（１），
（２），（３）…というように読出され、その右側に示
したような印刷出力が得られる。

この図からも分るように、画像メモリ８に格納されたデ
ータとその印刷出力20とは、完全に１対１に対応してい
る。通常、画像メモリ８は、１ページ分程度の印刷出力
20が可能なメモリ容量に設定されており、印刷出力中の
情報量が非常に少ない場合でも、必ずいったん１ページ
分の印刷用データが画像メモリ８に格納され、その後印
刷を行なうという処理がなされていた。

（発明が解決しようとする課題） ところで、電子写真方式の印刷装置においては、外周に
感光体層を形成した感光ドラムを一定速度で回転させな
がら、その感光体上に印刷用データに対応する静電潜像
を形成していく。その静電潜像は、トナーを用いて現像
されて用紙上に転写され定着されるが、このような印刷
工程は連続した動作で行なわれ、中断することができな
い。従って、通常、画像メモリ８に印刷用データを完全
に編集し終ってから、用紙の搬送を開始し印刷工程を始
動するようにしている。

第５図は、このような印刷工程を実行するプリントエン
ジンの動作説明図である。

図において、トレー11a,11bには、印刷されるべき用紙1
2が収容されている。この用紙12は、ホッピングローラ1
3aあるいは13bによって引き出され、搬送路14上を搬送
される。

搬送路14の前方には、感光ドラム15と、その外周に静電
潜像を書込む書込み装置16が配置されている。この書込
み装置16は、例えば発光ダイオードアレイあるいはレー
ザヘッド等から構成される。

この装置では、用紙12が搬送路14を搬送され、転写位置
W₀に達すると、感光ドラム15上のトナーが転写され、図
示しない定着器によって定着されて排出される。通常、
用紙12は、搬送路上の１点W_Pにおいて、図示しないレジ
ストローラ等によっていったん搬送を停止されて待機
し、書込み装置16による静電潜像の書込み開始と同時に
搬送が再開される。即ち、感光ドラム15がl₀だけ（角度
αだけ）回転する間に、用紙12はl₀′だけ搬送されてち
ょうど転写位置W₀に達する。

このようなタイミングを制御するために、第２図の画像
メモリ８から書込み装置16へ印刷用データを転送するタ
イミングは、ホッピングローラ13aが用紙12をl₁だけ搬
送し、あるいはホッピングローラ13bが用紙12をl₁＋l₂
だけ搬送した後となる。

第６図は、画像メモリへのデータの書込みとデータを読
出すタイミングを表わすタイムチャートである。

図のように、時刻t₀に書込みを開始し、１ページ目の印
刷用データの画像メモリへの書込みが時刻t₁に終了する
と、時刻t₂で第５図のホッピングローラ13aあるいは13b
が用紙12の搬送を開始する。その後、時刻t₃まで待機し
た後、その１ページ目の印刷用データの画像メモリから
の読出しが開始される。時刻t₂〜t₃までの間に、第５図
に示したトレー11a,11bから引き出された用紙12が、搬
送路14上の１点W_Pまで搬送される。そして、レジストロ
ーラ等によりタイミングを合わせて転写位置W₀（第５
図）へ向けて搬送される。こうして第１ページ目の印刷
工程が進められる。

一方、画像メモリへの印刷用データの書込みと読出しを
交互に行なうと、プリントエンジン側の待ち時間が増加
する。

従って、処理の高速化のために、第１ページ目のデータ
の読出しが開始され、その読出しが終了する前に、２ペ
ージ目のデータの書込みが開始される。時刻t₃から時刻
t₃′までの時間は、１ページ目の読出しが開始されて、
２ページ目のデータを書込むための一定のメモリエリア
を確保するための時間である。通常、図のように、画像
メモリからのデータの読出し時間と画像メモリへの書込
み時間とを比較すると、書込みの場合にはライトマージ
ンのチェックや書込みアドレス計算，フォントメモリの
アクセス等の時間が必要となり、合計処理時間はやや長
めになる。

このような点を考慮すると、従来、画像メモリを最大限
に有効に利用しようとした場合、書込み動作を基準にし
て動作タイミングを設定する必要がある。

第７図は、従来の画像メモリ書込み動作のタイミングを
表わすタイミングチャートである。

図のように、画像メモリへの１ページ分の書込み動作に
毎に、それぞれ，，…という符号を付すと、各
書込み動作の間に、それぞれt_X1の時間だけ待ち時間を
設ける必要がある。

この待ち時間は、即ち第６図に示した時刻t₁〜t₃′まで
の間の時間であり、用紙の搬送と画像メモリからの一定
量のデータの読出しを待つ時間である。従って、画像メ
モリのメモリ容量を１ページ分とした印刷装置において
は、この第７図で示したタイミングが最大効率のタイミ
ングであり、これ以上の高速化を図ることができなかっ
た。

これに対して画像メモリを２ページ分設ければ、１ペー
ジ分の画像メモリからデータの読出しと印刷を行なって
いる間に、もう１ページ分の画像メモリにデータの書込
みを行なうことができ、第７図に示した待ち時間t_X1〜t
_X5を無くすことができる。

第８図は、そのような最も望ましい画像メモリの書込み
動作を示すタイミングチャートである。

この図に示すように、画像メモリの容量アップにより印
刷の高速化を図ることができる。ところが、画像メモリ
の容量アップは装置のコストを上昇させる原因となる。
特に、印刷画像の解像度が上がれば上がるほど大容量の
画像メモリが必要となり、１ページ分の容量の画像メモ
リを有する印刷装置と、２ページ分の容量の画像メモリ
を有する装置との価格差はますます大きくなる。

本発明は以上の点に着目してなされたもので、画像メモ
リの容量アップを伴わずに印刷の高速化を図った印刷装
置を提供することを目的とするものである。

（課題を解決するための手段） 本発明の印刷装置は、印刷用データを格納する画像メモ
リと、この画像メモリに印刷用データを書込む印刷制御
部と、前記画像メモリから印刷用データを読出しながら
印刷を行なう印刷部とを有し、前記印刷制御部は、印刷
出力に対応させて仮想的に設定された１ページ分の画像
から成る仮想ページを、複数のブロックに分割し、前記
仮想ページの各ブロックに含まれるデータが、空白デー
タか有効データかを判定するデータ判定部と、前記仮想
ページ中の各ブロックのアドレスを仮想ブロックアドレ
スと呼ぶとき、アクセスしたデータの仮想ブロックアド
レスが、その直前にアクセスしたデータの仮想ブロック
アドレスと同一か異なるかを判定するアドレス判定部
と、前記データ判定部の判定結果に基づいて、前記有効
データのみを選択して、前記画像メモリにデータの書込
みを行なう画像メモリ書込み制御部と、前記有効データ
の書込みがあった仮想ブロックアドレスと、前記有効デ
ータを書込んだ前記画像メモリのブロックアドレスとを
対応付け、かつ、前記仮想ページ中で、前記有効データ
を含む有効ブロックと、前記空白データのみから成る空
白ブロックとを識別するマッピングフラグと、前記画像
メモリに書込まれた有効ブロックの属する仮想ページを
識別するページ識別フラグとを格納したアドレス変換部
を設け、前記画像メモリ書込み制御部は、前記データを
アクセスする場合、前記アドレス判定部の判定結果に基
づき、もし直前にアクセスしたデータの仮想ブロックア
ドレスが異なる場合には、前記アドレス変換部を参照し
てアドレス変換を行ない、もし、直前にアクセスしたデ
ータの仮想ブロックアドレスが同一であるならば、前記
直前のデータのアクセス時のアドレス変換結果を使用す
ることを特徴とするものである。

（作用） 以上の装置は、例えば１ページ分の容量の画像メモリを
持つ場合であっても、印刷用データの内容によっては数
ページ分のデータの格納が可能である。

先ず、印刷すべき各ページ毎にそれぞれプロセッサの側
で仮想ページを設定する。そして、各仮想ページを複数
のブロックに分割する。これらのブロックのうち、空白
データのみからなる空白ブロックを除外して、有効デー
タを含む有効ブロックのみを画像メモリに書込むように
する。空白部分の多い仮想ページについては、この有効
ブロック数は非常に少なくなる。従って、１ページ分の
画像メモリに対し数ページ分の仮想ページの格納が可能
になる。

このようにして有効データを画像メモリの所定のブロッ
クに格納し、あるいは画像メモリに格納されたデータを
読出して印刷を行なうために、アドレス変換部が用意さ
れている。

印刷制御部は、アドレス変換部に格納されたブロックア
ドレスやフラグを参照して、各仮想ページの有効のブロ
ックと空白ブロックとを識別し、どの仮想ページの有効
ブロックが画像メモリのどのブロックアドレスに格納さ
れているかを認識する。

そして、データ読出し時には、空白ブロック部分につい
ては印刷制御部が空白データを生成し、有効データのみ
所定のタイミングで画像メモリから読出すようにする。

尚、画像メモリへの有効データの書込みや、画像メモリ
からの有効ブロックに含まれる有効データや空白データ
の読出しの際、アドレス判定部は、アドレス変換部を参
照する前に、現在アクセスしようとしているデータの仮
想ブロックアドレスと、直前にアクセスしたデータの仮
想ブロックアドレスを比較して、両者が同一かどうかを
判定する。

両者が異なる場合には、アドレス変換部を参照してアド
レス変換を実施する。また、両者が同一である場合に
は、アドレス変換を実施せず、既にアドレス変換済のア
ドレスを使用し、不要なアドレス変換を防ぐ。

これにより、仮想ページに対応する印刷出力が得られ
る。

（実施例） 〈装置の構成〉 以下、本発明を実施例によって具体的に説明する。

第１図は、本発明の印刷装置の実施例を示すブロック図
である。この装置の全体構成は、第２図と同様のもので
あるが、この装置においては、図に示したような印刷制
御部40によって、画像メモリ30のデータの書込みと読出
しが制御される。

この装置には、印刷用データ60を受け入れるブロック判
定部41と、そのデータの画像メモリ30への書込みアドレ
スを割当てる画像メモリ書込み制御部42と、アクセスす
べきデータのワード単位のアドレスを発生するアドレス
発生部43と、現在アクセスしようとしているデータの仮
想ブロックアドレスと１つ前にアクセスしたデータの仮
想ブロックアドレスを比較するアドレス判定部80と、所
定のアドレス変換等を行なうアドレス変換部44と、画像
メモリ30への書込みデータの入力あるいは読出しデータ
の出力経路を切り換える接続切換回路45と、印刷部50と
が設けられている。

〈動作原理〉 この装置の詳細な動作説明をする前に、先ず、第９図を
用いて本発明の装置の原理的な動作説明を行なう。

第９図において、この例は、２枚の仮想ページ，の
印刷が要求されている場合を示している。

先ず、ここで仮想ページととをそれぞれ複数のブロ
ック62,62′に分割する。このブロックは、例えば１つ
が128×128ビット構成のブロックとする。このようにし
て、仮想ページを複数のブロックに分割すると、各ブロ
ックはそれぞれ、空白データのみからなる空白ブロック
62′と、有効データを含む有効ブロック62とに分類され
る。そして、第１図に示した印刷制御部40は、画像メモ
リ30に対し、各仮想ページ，の有効データを含む有
効ブロック62のみを書込むようにする。このようにすれ
ば、それぞれ仮想ページ，のイメージはバラバラに
分解されてしまうが、１ページ分の容量の画像メモリ30
に対し、２ページ分の有効ブロック62が十分余裕をもっ
て格納されることになる。

このようにして、画像メモリ30に印刷用データを書込ん
だ後、その第９図右側に示すような印刷出力，を得
るためには、仮想ページの第１番目のブロック（座標
（0,0）のブロック）が空白ブロック62′であるか否か
を判断し、空白ブロックであれば第１図の画像メモリ書
込み制御部42がそこに空白データを生成して印刷部50に
向けて出力し、有効ブロック62であれば画像メモリ30か
らその有効ブロックに対応するデータを読出して印刷部
50に出力するようにする。

これにより、仮想ページとに対応する印刷出力と
印刷出力を再現することができる。又、これにより仮
想ページの印刷出力を印刷中に、仮想ページの印
刷用データの画像メモリ30への書込みを並行して行なう
ことができ、処理の高速化を図ることができる。

〈各ブロックの構成〉 再び第１図に戻って、このような本発明の装置の具体的
な構成を説明する。

第１図において、印刷用データ60は、その仮想ページ61
について見た場合、多数のブロック62に分割されて構成
されている。

書込み動作を行なう場合そのデータは、１ワード（例え
ば８ビット）単位で、データ判定部41と接続切換回路45
とに入力する。データ判定部41は、１ワード分の書込み
データが空白データか有効データかを判定する回路であ
る。即ち、データ判定部41に設けられた比較器41bに
は、書込みデータと基準値41a（空白データのレベルに
設定されたデータ）とが入力する。そして、その判定結
果がその都度画像メモリ書込み制御部に入力する。

画像メモリ書込み制御部42は、画像メモリ30へのデータ
の書込み等を制御するマイクロプロセッサ又はLSI等か
ら構成される回路である。この画像メモリ書込み制御部
42は、比較器41bの出力した判定結果を基に、書込みデ
ータが空白データの場合、そのデータの画像メモリ30へ
の書込みを阻止し、有効データの場合には接続切換回路
45を介して、画像メモリ30に入力する書込みデータを所
定のアドレスに書込むよう制御する。

従って、仮想ページ61の１つのブロック62が、全て空白
データのみからなっている場合には、該当するブロック
について、画像メモリには１度も書込みが行なわれな
い。一方、１ワードでも有効データがあればその有効デ
ータが画像メモリに書込まれ、以後その有効データを含
むブロックは有効ブロックとして扱われる。

アドレス発生部43は、仮想ページ61のデータを１ワード
ずつ読出すために、そのワードアドレスを発生し画像メ
モリ書込み制御部42と、アドレス判定部80に出力する回
路である。

仮想ページの各ブロックのアドレスを仮想ブロックアド
レスと呼ぶとき、アドレス判定部80は、アドレス発生部
43が出力した仮想ページ61の仮想ブロックアドレスを、
その直前に出力した仮想ブロックアドレスと比較し、両
者が同一がどうかを判定する回路である。この仮想ブロ
ックアドレスは、上記ワードアドレスの上位ビットで、
１つのブロックを通じて共通な部分のアドレスに該当す
る。例えば、仮想ページ61のアドレス空間が24ビットで
表現され、１ブロックが128×128ビット構成で、１ワー
ドが８ビットとする。各ワードのブロック内アドレスを
下位側のビットに割付けた場合に、ブロック内アドレス
には、11ビットが必要となる。故に、全体での24ビット
のうち、上位側13ビットがブロックを表現するブロック
アドレスとなる。即ち、アドレス判定部80に設けられた
比較器80bには、アドレス発生部43が発生している仮想
ブロックアドレスと、レジスタ80aにより蓄えられてい
る直前に発生された仮想ブロックアドレスとが入力す
る。その判定結果は、画像メモリ書込み制御部42に入力
される。

アドレス変換部44は、仮想ページ61の仮想ブロックアド
レス順に、各ブロックが有効ブロックか空白ブロックか
を識別するマッピングフラグＴと、各有効ブロックを書
込んだ画像メモリ30のブロックアドレスRMとを対応付け
るためのアドレス変換用メモリ44aを有している。この
アドレス変換用メモリ44aは、複数の仮想ページの全て
の仮想ブロック毎に、そのフラグ等を格納できる容量を
備えている。又、この他にアドレス変換部44は、画像メ
モリ30のブロックアドレス順に、そのブロックアドレス
にはどの仮想ページの有効ブロックが書込まれているか
を識別するページ識別フラグP₁〜P_Xを格納するための、
空きブロック指示用メモリ44bを備えている。

画像メモリ書込み制御部42は、前記アドレス判定部80の
判定結果をもとに、今、書込もうとしているデータの仮
想ブロックアドレスが、直前に書込んだデータの仮想ブ
ロックアドレスと同一の場合には、図示しないレジスタ
に記憶してある既にアドレス変換部44を参照して変換済
のアドレスを使用する。ブロックアドレスを除いた下位
ビットは、変換の必要がないからそのまま使用する。ま
た、直前に書込んだデータの仮想ブロックアドレスと異
なる場合には、アドレス変換部44を参照しながら、画像
メモリ30に第９図において示した要領で、各仮想ページ
のデータを書込む。また、印刷の場合には、そのデータ
を接続切換回路45を介して印刷部50に向けて読出すよう
構成されている。

印刷部50は、第５図で説明したと同様の機構のプリント
エンジンである。

〈装置の動作〉 以上の構成の本発明の印刷装置は次のように動作する。

先ず、アドレス発生部43から仮想ページのワードアドレ
スが発生されると、画像メモリ書込み制御部42は、この
ワードアドレスのデータを仮想ページ61からワード単位
（例えば８ビット単位）で読出す。次に、データ判定部
41において得られた判定結果に基づき、その１ワードの
データが空白データの場合には画像メモリ30への書込み
を行なわず、有効データの場合には画像メモリ30への書
込みを行なう。このとき、アドレス発生部43から確定し
たワードアドレスが発生し、確定した書込みデータがデ
ータ判定部41に入力していることを示すストローブ信号
が、アドレス発生部43から出力される。これを受けて、
画像メモリ書込み制御部42はデータのアクセス処理終了
の都度、次のワードアドレス及び書込みデータを受入れ
ることが可能となったことを示すアクノリッジ信号をア
ドレス発生部43に出力する。データ判定部41が、有効デ
ータの判定をしているとき、アドレス判定部80は、直前
にアクセスしたデータの仮想ブロックアドレスと、今回
アクセスしているデータの仮想ブロックアドレスとが同
一であるか、異なるかを判定する。

読出されたデータが有効データであるという判定結果
が、データ判定部41から画像メモリ書込み制御部42に入
力され、かつ、アドレス発生部43の発生した仮想ブロッ
クアドレスが、直前に発生した仮想ブロックアドレスと
異なるという判定結果が、画像メモリ書込み制御部42に
入力されると、画像メモリ書込み制御部42は、アドレス
変換部44のアドレス変換用メモリ44aを参照する。

また、読出されたデータが有効データであるという判定
結果が、データ判定部41から画像メモリ書込み制御部42
に入力され、かつ、アドレス発生部43の反省した仮想ブ
ロックアドレスが、直前に発生した仮想ブロックアドレ
スと同一であるという判定結果が、画像メモリ書込み制
御部42に入力されると、画像メモリ書込み制御部42は、
アドレス変換部44のアドレス変換用メモリ44aを参照せ
ずに、既に１つ前のアクセスの際にアドレス変換部44の
アドレス変換用メモリ44aを参照して得られて、図示し
ないレジスタに記憶していた変換済のブロックアドレス
を使用する。

〈アドレス変換部〉 第10図に、アドレス変換部の詳細な動作説明図を示す。

このアドレス変換用メモリ44aには、今、読出されたデ
ータを含むブロックが、空白ブロックが有効ブロックか
を示すマッピングフラグＴと、そのブロックを書込む画
像メモリ30のブロックアドレスRMとが格納されている。
空白ブロックについても有効ブロックについても、その
ブロックを構成する最初の１ワード分のデータを画像メ
モリ30に格納する場合、マッピングフラグは初期値ゼロ
であり、画像メモリ30のブロックアドレスRMも未定であ
る。先に説明したように、何れのブロックも１ワードず
つ書込みを行なっていくが、有効データがデータ判定部
41に入力した時点で、マッピングフラグを１にする。ア
ドレス変換部44の画像メモリ30のブロックアドレスRMに
は、その時点で画像メモリ30の所定のブロックアドレス
を書込み、次いでその１ワード分のデータを画像メモリ
30のそのブロックアドレスに書込む。

その１ワード分のデータに続く同一仮想ブロックに含ま
れるデータは、何れも同一の仮想ブロックアドレスとな
る。従って、アドレス判定部80の出力に基づき、画像メ
モリ書込み制御部42は、レジスタに保持した画像メモリ
のブロックアドレスにワードアドレスの下位ビットを付
加して画像メモリへの書込み制御を行なう。

一方、画像メモリ30の所定のブロックアドレスに、仮想
ページ61の所定の有効ブロックに含まれる有効データが
書込まれると、アドレス変換部44の空きブロック指示用
メモリ44bには、その画像メモリ30の各ブロックアドレ
ス毎に、どの仮想ページのデータが格納されたかを識別
するために、ページ識別フラグが書込まれる。このペー
ジ識別フラグは、マッピングフラグと同様に、マッピン
グされていれば１、マッピングされていなければゼロ、
という内容のものである。従って、画像メモリ30の各ブ
ロックアドレスについて、ページ識別フラグが全てゼロ
の場合には、なにもマッピングされていないブロックで
あることが分り、何れかのページ識別フラグが１であれ
ば既にマッピングされたブロックであることが分る。新
たに有効ブロックを書込むブロックアドレスを定める場
合、この空きブロック指示用メモリ44bを参照する。

このようにして、第１図のアドレス発生部43が１ページ
分のアドレスを画像メモリ書込み制御部42に供給する
と、１ページ分の仮想ページの画像メモリ30へのデータ
書込みが完了する。そして、続いて次の仮想ページのデ
ータの書込みが行なわれる。

〈データ書込み動作〉 ここで、データの書込み動作について、より具体的に説
明を行なう。

先ず、１つのブロックの最初の１ワード分のデータを書
込もうとすると、そのワードアドレスがアドレス発生部
43から出力される。このワードアドレスの上位ビットは
仮想ブロックアドレスを構成し、下位ビットはブロック
内アドレスを構成する。

その１ワードが、データ判定部41において空白データと
判定されると、このブロックが空白ブロックであろうと
有効ブロックであろうと、画像メモリ30への書込みは行
なわれない。そして、次の１ワード分のデータをアクセ
スすると、仮想ブロックアドレスはそのままで、ブロッ
ク内アドレスがインクリメントされる。

この１ワード分のデータが再び空白データであれば、先
程と同様に、画像メモリ30への書込みは行なわれない。
そして、何ワードかアクセスされた後、今度は有効デー
タがアクセスされたとする。データ判定部41は、有効デ
ータであるという判定結果を、画像メモリ書込み制御部
42に向けて出力する。

ここで、始めてアドレス変換部44において、該当する仮
想ブロックアドレスのマッピングフラグが０から１に書
き換えられる。そして、画像メモリ30のそのデータを書
込むべきブロックアドレスが決定される。これが、アド
レス変換用メモリ44aに書込まれる。このアドレス変換
により得られた画像メモリ30のブロックアドレスが、先
に説明したように、画像メモリ書込み制御部42内のレジ
スタ等に保存される。

尚、こうして画像メモリのブロックアドレスが決定され
た後、ワードアドレス中のブロック内アドレスに相当す
る下位ビットが、画像メモリ30のブロックアドレスに付
加されて、画像メモリ30への１ワード分の有効データの
書込みに使用される。

仮想ページ61のブロックから次のデータが読出された場
合、これが有効データであれば、その仮想ブロックアド
レスを直前の仮想ブロックアドレスと比較する。両者が
一致した場合には、画像メモリ書込み制御部42に保存さ
れた画像メモリのブロックアドレスをそのまま使用し、
これに上記ブロック内アドレスを付加して、画像メモリ
に有効データを書込む。

その後、例えば、再び空白データがデータ判定部41に入
力した場合、やはり書込みは行なわない。尚、書込みを
行なわない場合には、画像メモリ30の対応するアドレス
のデータは、初期状態、即ち、空白データと同一内容の
データとなっている。

こうして、１つのブロックの最後の１ワード分のデータ
が読出されるまで、画像メモリ書込み制御部42に保存さ
れた画像メモリのブロックアドレスが使用される。即
ち、１つのブロックについては、アドレス変換用メモリ
44aの参照は１回だけで済むことになる。

尚、アドレス発生部43が発生されるアドレスは順序が規
定されることはなく、シーケンシャルであっても、ラン
ダムであっても問題はない。また、発生させるアドレス
は、仮想ページの１ページ分全てでも、部分的でも問題
はない。

〈データ読出し動作〉 これらの書込みと並行して、既に書込まれたページの印
刷を実行することができる。この場合には、先ず、第１
図のアドレス発生部43が仮想ページ61をラスター方向順
にワードアドレスを発生させる。画像メモリ書込み制御
部42は、このワードアドレスの上位ビットである仮想ブ
ロックアドレスを基に、アドレス変換部44のアドレス変
換用メモリ44aを参照する。

ここで、その仮想ブロックアドレスに対応するマッピン
グフラグＴが１であれば、それに対応する画像メモリ30
のブロックアドレスRMを参照して、画像メモリ30からそ
の有効ブロックに含まれる全てのデータを読出し、接続
切換回路45を介して印刷部50に印刷用データを出力す
る。又、アドレス変換用メモリ44aを参照し、そのマッ
ピングフラグＴがゼロである場合には、画像メモリ書込
み制御部42が自らその１ブロック分の空白データを生成
し、これを接続切換回路45を介して印刷部50に出力す
る。

尚、アドレス発生部43が発生させた仮想ブロックアドレ
スに対して、アドレス判定部80が、直前にアクセスした
仮想ブロックアドレスと比較判定し、書込みのときと同
様に、画像メモリ書込み制御部42による不要なアドレス
変換の繰返しを防ぐ。

このような動作を、１ブロック単位で順に実行すれば、
第９図に示したように、仮想ページ61上のイメージを印
刷出力として再生することができる。読出しが完了する
と、その仮想ページのマッピングフラグＴと、ページ識
別フラグは全てゼロクリアされ、次の仮想ページの書込
みを可能にする。

〈変形例〉 本発明は以上の実施例に限定されない。

アドレス変換部44には、上記のように有効ブロックの仮
想ページ61中での仮想ブロックアドレスと、有効ブロッ
クを書込んだ画像メモリ30のブロックアドレスとを対応
付け、更に、仮想ページ中で有効ブロックと空白ブロッ
クとを識別するマッピングフラグを設け、又、画像メモ
リに書込まれた有効ブロックの属する仮想ページを識別
するページ識別フラグを設ければよい。

従って、第１図に示したように、アドレス変換用メモリ
44aと空きブロック指示用メモリ44bとを、必ずしも別々
に設ける必要はない。

第１図には、アドレス変換部の変形例を示す。

このアドレス変換部は、仮想ブロックアドレスに対応し
て、ページ識別フラグP₁,P₂,P₃,P₄と、マッピングフラ
グＴと、画像メモリブロックアドレスRMとをテーブル化
して格納するようにしている。

ここでは、例えば画像メモリに４ページ分（通常の画像
の場合、多くて４ページ程度が限度だから）の仮想ペー
ジが格納されているものとして、アドレス変換部を構成
している。即ち、ページ識別フラグはP₁〜P₄までの４ビ
ット、これにマッピングフラグＴと１ビットと残り11ビ
ットのブロックアドレスRMが用意されている。

このようなテーブルをアドレス変換部44のメモリに格納
しておけば、第１図において説明した処理が実行され
る。

このようにテーブルデータを１つにまとめると、コント
ロール信号の簡素化を図り、又、メモリ容量も少量化で
きるので、この回路の高集積化（LSI化）も可能にな
る。又、マッピングフラグＴをコード化すれば、４ペー
ジ分のマッピングフラグを２ビットで表示することもで
きる。

又、仮想ページの内容が更に簡単な場合には、より多く
の仮想ページの書込みが１ページ分の画像メモリ30に対
して可能となる。

第12図は、このように多数の仮想ページを書込む場合の
アドレス変換部の変形例を示す。

アドレス変換部のデータ幅は、第１図のものと同様16ビ
ットとし、ここではページ識別フラグP₁〜P_Xを必要なビ
ット数取り、その次にマッピングフラグＴを１ビット取
って、ブロックアドレスRMを２つに分割し、次の16ビッ
トのデータを含めて１つのブロックアドレスを表示する
ようにしている。この場合、仮想ブロックアドレスは１
つおきに設定されることはいうまでもない。

このような方法によって、アドレス変換部44自体の構成
を簡単にし、画像メモリ書込み制御部42の動作を簡潔に
することができる。

また、本発明は、印刷部の構成は電子写真のみならず、
サーマルプリンタ方式、ワイヤドット方式等何れの方式
のものに適用してもよい。又、印刷制御部は、同様の機
能を持つ種々の回路に置換えて差し支えない。

（発明の効果） 以上説明した本発明の印刷装置によれば、比較的小容量
の例えば１ページ分程度の画像メモリを使用して、２ペ
ージ分以上の印刷用データを格納し、効率よくアドレス
変換を完了し、待ち時間等を挟まず高速で印刷処理が可
能になる。又、メモリ容量の減少により印刷装置の低価
格化を実現することができる。

【図面の簡単な説明】

第１図は本発明の印刷装置の実施例を示すブロック図、
第２図は従来の印刷装置のブロック図、第３図は従来の
画像メモリからの印刷出力の読出し制御を説明する概念
図、第４図は従来の画像メモリからの印刷出力の読出し
動作の具体例を説明する説明図、第５図はそのプリント
エンジンの動作説明図、第６図は従来の画像メモリの書
込み読出しタイミングを説明するタイムチャート、第７
図は従来の画像メモリの書込み動作を説明するタイムチ
ャート、第８図は望ましい画像メモリの書込み動作を説
明するタイムチャート、第９図は本発明の印刷装置の動
作原理を説明する説明図、第10図は本発明の装置のアド
レス変換部の詳細な動作説明図、第11図及び第12図は本
発明のアドレス変換部の変形例を示す説明図である。 30……画像メモリ、40……印刷制御部、 41……データ判定部、 42……画像メモリ書込み制御部、 43……アドレス発生部、 44……アドレス変換部、 44a……アドレス変換用メモリ、 44b……空きブロック指示用メモリ、 45……接続切換回路、50……印刷部、 60……印刷用データ、80……アドレス判定部、 80a……レジスタ、80b……比較器、 61……仮想ページ、62……ブロック、 Ｔ……マッピングフラグ、 RM……画像メモリブロックアドレス、 P₁,P₂‥P_X……ページ識別フラグ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】印刷用データを格納する画像メモリと、 この画像メモリに印刷用データを書込む印刷制御部と、 前記画像メモリから印刷用データを読出しながら印刷を
   行なう印刷部とを有し、 前記印刷制御部は、 印刷出力に対応させて仮想的に設定された１ページ分の
   画像から成る仮想ページを、複数のブロックに分割し、
   前記仮想ページの各ブロックに含まれるたデータが、空
   白データか有効データかを判定するデータ判定部と、 前記仮想ページ中の各ブロックのアドレスを仮想ブロッ
   クアドレスと呼ぶとき、アクセスしたデータの仮想ブロ
   ックアドレスが、その直前にアクセスしたデータの仮想
   ブロックアドレスと同一か異なるかを判定するアドレス
   判定部と、 前記データ判定部の判定結果に基づいて、前記有効デー
   タのみを選択して、前記画像メモリにデータの書込みを
   行なう画像メモリ書込み制御部と、 前記有効データの書込みがあった仮想ブロックアドレス
   と、前記有効データを書込んだ前記画像メモリのブロッ
   クアドレスとを対応付け、かつ、前記仮想ページ中で、
   前記有効データを含む有効ブロックと、前記空白データ
   のみから成る空白ブロックとを識別するマッピングフラ
   グと、前記画像メモリに書込まれた有効ブロックの属す
   る仮想ページを識別するページ識別フラグとを格納した
   アドレス変換部を設け、 前記画像メモリ書込み制御部は、 前記データをアクセスする場合、前記アドレス判定部の
   判定結果に基づき、 もし直前にアクセスしたデータの仮想ブロックアドレス
   が異なる場合には、前記アドレス変換部を参照してアド
   レス変換を行ない、 もし、直前にアクセスしたデータの仮想ブロックアドレ
   スが同一であるならば、前記直前のデータのアクセス時
   のアドレス変換結果を使用することを特徴とする印刷装
   置。