JPH0792855B2 - 貨幣計数機の判別装置 - Google Patents
貨幣計数機の判別装置Info
- Publication number
- JPH0792855B2 JPH0792855B2 JP1159017A JP15901789A JPH0792855B2 JP H0792855 B2 JPH0792855 B2 JP H0792855B2 JP 1159017 A JP1159017 A JP 1159017A JP 15901789 A JP15901789 A JP 15901789A JP H0792855 B2 JPH0792855 B2 JP H0792855B2
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- JP
- Japan
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- address
- memory
- sampling data
- control signal
- cpu
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- 238000005070 sampling Methods 0.000 claims description 45
- 230000015654 memory Effects 0.000 description 54
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 2
Landscapes
- Inspection Of Paper Currency And Valuable Securities (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、紙幣，硬貨などの計数機に係り、その読取
判別に用いて好適な貨幣計数機の判別装置に関する。
判別に用いて好適な貨幣計数機の判別装置に関する。
「従来の技術」 一般に、貨幣計数機では、貨幣などを単に計数するだけ
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
第５図は上述した貨幣計数機の第１の従来例による判別
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、A/D変換器４、CPU
（中央処理装置）５、DMA（ダイレクト・メモリ・アク
セス）コントローラ８および２つのメモリ9,10から構成
されている。この判別装置では、一方のメモリ９をサン
プリングデータSDの書き込み専用とし、他方のメモリ10
を判別処理専用とすることを特徴としている。
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、A/D変換器４、CPU
（中央処理装置）５、DMA（ダイレクト・メモリ・アク
セス）コントローラ８および２つのメモリ9,10から構成
されている。この判別装置では、一方のメモリ９をサン
プリングデータSDの書き込み専用とし、他方のメモリ10
を判別処理専用とすることを特徴としている。
上述した構成において、まず、１枚目の計数対象物の画
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅される。そ
して、アンプ３からのアナログ信号は、A/D変換器４に
よってデジタル信号のサンプリングデータSD1に変換さ
れる。このサンプリングデータSD1は、CPU5によってメ
モリ９に書き込まれる。サンプリングデータSD1の書き
込みが終了すると、メモリ９に書き込まれたサンプリン
グデータSD1は、CPU5またはDMAコントローラ８によっ
て、判別処理用のメモリ10に転送される。サンプリング
データSD1の転送が終了すると、このサンプリングデー
タSD1に基づいてCPU5により判別処理が行われる。ま
た、判別処理の実行中には、これに並行してCPU5の割込
処理によってメモリ９に２枚目の計数対象物のサンプリ
ングデータSD2が書き込まれる。そして、サンプリング
データSD1に対する判別処理が終了すると、DMA転送など
によってメモリ９からメモリ10へサンプリングデータSD
2が転送される。サンプリングデータSD2の転送が終了す
ると、再び、このサンプリングデータSD2に基づいてCPU
5により判別処理が行われる。以後、A/D変換器４から供
給される新たなサンプリングデータSD3，SD4……は、計
数対象物毎にメモリ９に一旦記憶され、その後、所定の
タイミングでメモリ10に転送される。そして、このメモ
リ10に転送されたサンプリングデータSD3，SD4……に基
づいてCPU5により判別処理が行われる。
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅される。そ
して、アンプ３からのアナログ信号は、A/D変換器４に
よってデジタル信号のサンプリングデータSD1に変換さ
れる。このサンプリングデータSD1は、CPU5によってメ
モリ９に書き込まれる。サンプリングデータSD1の書き
込みが終了すると、メモリ９に書き込まれたサンプリン
グデータSD1は、CPU5またはDMAコントローラ８によっ
て、判別処理用のメモリ10に転送される。サンプリング
データSD1の転送が終了すると、このサンプリングデー
タSD1に基づいてCPU5により判別処理が行われる。ま
た、判別処理の実行中には、これに並行してCPU5の割込
処理によってメモリ９に２枚目の計数対象物のサンプリ
ングデータSD2が書き込まれる。そして、サンプリング
データSD1に対する判別処理が終了すると、DMA転送など
によってメモリ９からメモリ10へサンプリングデータSD
2が転送される。サンプリングデータSD2の転送が終了す
ると、再び、このサンプリングデータSD2に基づいてCPU
5により判別処理が行われる。以後、A/D変換器４から供
給される新たなサンプリングデータSD3，SD4……は、計
数対象物毎にメモリ９に一旦記憶され、その後、所定の
タイミングでメモリ10に転送される。そして、このメモ
リ10に転送されたサンプリングデータSD3，SD4……に基
づいてCPU5により判別処理が行われる。
次に、第２の従来例による判別装置について説明する。
この判別装置の構成は第５図に示す第１の従来例と同様
である。ただし、この判別装置では、サンプリングデー
タSD1，SD2……の書き込みおよび判別処理がメモリ9,10
に対して交互に行われる。まず、第１の従来例と同様に
順次供給される計数対象物の画像パターンがセンサ２に
よって検出され、このセンサ２からのアナログ信号がア
ンプ３によって増幅された後、A/D変換器４によってデ
ジタル信号のサンプリングデータSD1，SD2……に変換さ
れる。このサンプリングデータSD1，SD2……は、計数対
象物毎にDMAコントローラ８によってメモリ９およびメ
モリ10へ交互に書き込まれる。CPU5による判別処理は、
DMAコントローラ８による書き込みが行われているメモ
リとは反対側のメモリ、すなわち既にサンプリングデー
タSD1，SD2……の書き込みが終了したメモリに対して順
次行われる。
この判別装置の構成は第５図に示す第１の従来例と同様
である。ただし、この判別装置では、サンプリングデー
タSD1，SD2……の書き込みおよび判別処理がメモリ9,10
に対して交互に行われる。まず、第１の従来例と同様に
順次供給される計数対象物の画像パターンがセンサ２に
よって検出され、このセンサ２からのアナログ信号がア
ンプ３によって増幅された後、A/D変換器４によってデ
ジタル信号のサンプリングデータSD1，SD2……に変換さ
れる。このサンプリングデータSD1，SD2……は、計数対
象物毎にDMAコントローラ８によってメモリ９およびメ
モリ10へ交互に書き込まれる。CPU5による判別処理は、
DMAコントローラ８による書き込みが行われているメモ
リとは反対側のメモリ、すなわち既にサンプリングデー
タSD1，SD2……の書き込みが終了したメモリに対して順
次行われる。
「発明が解決しようとする課題」 ところで、第５図に示す第１の従来例による判別装置で
は、書き込み専用のメモリ９から判別処理専用のメモリ
10へサンプリングデータを転送する必要がある。この結
果、サンプリングデータの転送時間が判別処理時間を圧
迫し、比較的処理時間が長い時間を要する高精度の判別
処理ができなくなるという問題を生じる。
は、書き込み専用のメモリ９から判別処理専用のメモリ
10へサンプリングデータを転送する必要がある。この結
果、サンプリングデータの転送時間が判別処理時間を圧
迫し、比較的処理時間が長い時間を要する高精度の判別
処理ができなくなるという問題を生じる。
また、第２の従来例による判別装置では、上述したよう
に判別処理が２つのメモリに対して交互に行われる。ま
た、一般に、判別処理用のプログラムには、メモリアク
セスに関する命令が多数記述されており、これらの命令
ではアクセスすべきメモリのアドレスが物理アドレスに
よって記述されている。したがって、判別処理の対象と
なるメモリを替えると、メモリの物理アドレスが変わっ
てしまい、上記命令がアクセスすべきメモリアドレスと
メモリの物理アドレスとが一致しなくなる。したがっ
て、上記命令によるアクセスすべきメモリアドレスを判
別処理中に計算して、サンプリングデータが記憶されて
いるメモリの物理アドレスを求めなければならない。こ
の結果、このアドレス計算に要する時間が判別処理時間
を圧迫し、比較的処理時間が長い高精度の判別処理がで
きなくなるという問題を生じる。
に判別処理が２つのメモリに対して交互に行われる。ま
た、一般に、判別処理用のプログラムには、メモリアク
セスに関する命令が多数記述されており、これらの命令
ではアクセスすべきメモリのアドレスが物理アドレスに
よって記述されている。したがって、判別処理の対象と
なるメモリを替えると、メモリの物理アドレスが変わっ
てしまい、上記命令がアクセスすべきメモリアドレスと
メモリの物理アドレスとが一致しなくなる。したがっ
て、上記命令によるアクセスすべきメモリアドレスを判
別処理中に計算して、サンプリングデータが記憶されて
いるメモリの物理アドレスを求めなければならない。こ
の結果、このアドレス計算に要する時間が判別処理時間
を圧迫し、比較的処理時間が長い高精度の判別処理がで
きなくなるという問題を生じる。
この発明は、上述の問題点に鑑みてなされたもので、判
別処理時間の圧迫を低減化することができ、かつ、比較
的処理時間が長い高精度の判別処理が実行できる貨幣計
数機の判別器を提供することを目的としている。
別処理時間の圧迫を低減化することができ、かつ、比較
的処理時間が長い高精度の判別処理が実行できる貨幣計
数機の判別器を提供することを目的としている。
「課題を解決するための手段」 このような問題点を解決するために、この発明では複数
の記憶エリアを有し、各記憶エリアが同一の論理空間に
各々対応する記憶手段と、計数対象物のサンプリングデ
ータを前記論理空間に対して書き込むとともに、前記論
理空間から読出されたサンプリングデータに基づいて計
数対象物の判別処理を行い、かつ、前記記憶エリアのい
ずれかを示す制御信号を出力する中央処理装置と、前記
中央処理装置が出力する前記論理空間のアドレスを前記
制御信号に対応する記憶エリアの物理アドレスに変換す
るアドレス変換器とを具備するとともに、前記記憶エリ
ア内のサンプリングデータが競合しないように前記制御
信号を作成することを特徴とする。
の記憶エリアを有し、各記憶エリアが同一の論理空間に
各々対応する記憶手段と、計数対象物のサンプリングデ
ータを前記論理空間に対して書き込むとともに、前記論
理空間から読出されたサンプリングデータに基づいて計
数対象物の判別処理を行い、かつ、前記記憶エリアのい
ずれかを示す制御信号を出力する中央処理装置と、前記
中央処理装置が出力する前記論理空間のアドレスを前記
制御信号に対応する記憶エリアの物理アドレスに変換す
るアドレス変換器とを具備するとともに、前記記憶エリ
ア内のサンプリングデータが競合しないように前記制御
信号を作成することを特徴とする。
「作用」 計数対象物のサンプリングデータを論理空間に対して書
き込むとともに、前記論理空間から読出されたサンプリ
ングデータに基づいて前記計数対象物の判別処理を中央
処理装置によって行う。この場合、アドレス変換器によ
って前記中央処理装置が出力する前記論理空間のアドレ
スを前記中央処理装置が出力した制御信号に対する記憶
エリアの物理アドレスに変換する。
き込むとともに、前記論理空間から読出されたサンプリ
ングデータに基づいて前記計数対象物の判別処理を中央
処理装置によって行う。この場合、アドレス変換器によ
って前記中央処理装置が出力する前記論理空間のアドレ
スを前記中央処理装置が出力した制御信号に対する記憶
エリアの物理アドレスに変換する。
「実施例」 次に図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この図において、第５図に示す従来例の
各部に対応する部分については同一の符号を付して説明
を省略する。
である。なお、この図において、第５図に示す従来例の
各部に対応する部分については同一の符号を付して説明
を省略する。
図において、11はA/Dコントローラであり、A/D変換器４
に対するサンプリングのスタートタイミング，サンプリ
ング時間などを制御するようになっている。また、コン
トローラ11はCPU5に割込要求を行うようになっており、
CPU5はコントローラ11に動作情況を知らせる制御信号な
どを供給するようになっている。
に対するサンプリングのスタートタイミング，サンプリ
ング時間などを制御するようになっている。また、コン
トローラ11はCPU5に割込要求を行うようになっており、
CPU5はコントローラ11に動作情況を知らせる制御信号な
どを供給するようになっている。
12はアドレス変換器であり、共通アドレスバスAB1にさ
れている。また、アドレス変換器12にはCPU5から制御信
号EXTA11が供給されるようになっている。このアドレス
変換器12では、CPU5からのアドレスデータAD1が制御信
号EXTA11に基づき、アドレスデータAD2に変換されるよ
うになっている。このアドレスデータAD2は、アドレス
バスAB2を介してメモリ9,10に供給されるようになって
いる。
れている。また、アドレス変換器12にはCPU5から制御信
号EXTA11が供給されるようになっている。このアドレス
変換器12では、CPU5からのアドレスデータAD1が制御信
号EXTA11に基づき、アドレスデータAD2に変換されるよ
うになっている。このアドレスデータAD2は、アドレス
バスAB2を介してメモリ9,10に供給されるようになって
いる。
次に、上述したアドレス変換器12によるアドレスデータ
AD2への変換について説明する。第２図は、この発明の
実施例によるアドレス変換器12の構成を示すブロック図
である。この図において、A11〜A15は共通アドレスバス
AB1であり、EXTA11は上述したCPU5からの制御信号であ
る。また、図示の右側のＡ′11〜Ａ′15は、アドレス変
換器12によって変換されるアドレスデータAD2が出力さ
れるアドレスバスAB2である。また、この場合のメモリ
9,10は、第３図に示すように、各々、物理アドレス8000
H〜87FFH,8800H〜8FFFHに設定されている。
AD2への変換について説明する。第２図は、この発明の
実施例によるアドレス変換器12の構成を示すブロック図
である。この図において、A11〜A15は共通アドレスバス
AB1であり、EXTA11は上述したCPU5からの制御信号であ
る。また、図示の右側のＡ′11〜Ａ′15は、アドレス変
換器12によって変換されるアドレスデータAD2が出力さ
れるアドレスバスAB2である。また、この場合のメモリ
9,10は、第３図に示すように、各々、物理アドレス8000
H〜87FFH,8800H〜8FFFHに設定されている。
この場合、アドレス変換器12では、以下に示す論理式が
実現されるように回路が構成されている。
実現されるように回路が構成されている。
Ａ′15＝A15 ……（１） Ａ′14＝A14 ……（２） Ａ′13＝A13 ……（３） Ａ′12＝A12 ……（４） これによって、CPU5によるアドレス指定が8000H〜87FFH
の場合に、制御信号EXTA11＝Ｌにすると、物理アドレス
8000H〜87FFHに設けられたメモリ９がアクセスされ、制
御信号EXTA11＝Ｈにすると、物理アドレス8800H〜8FFFH
に設けられたメモリ10がアクセスされるようになってい
る。
の場合に、制御信号EXTA11＝Ｌにすると、物理アドレス
8000H〜87FFHに設けられたメモリ９がアクセスされ、制
御信号EXTA11＝Ｈにすると、物理アドレス8800H〜8FFFH
に設けられたメモリ10がアクセスされるようになってい
る。
次に、上述した構成によるこの実施例の動作について説
明する。ここで、第４図はこの実施例の動作を説明する
ためのタイミングチャートである。
明する。ここで、第４図はこの実施例の動作を説明する
ためのタイミングチャートである。
まず、第４図に示す時刻t1において、１枚目の計数対象
物の画像パターンがセンサ２によって検出され、このセ
ンサ２からのアナログ信号がアンプ３によって増幅さ
れ、A/D変換器４でデジタル信号のサンプリングデータS
D1に変換される。このサンプリングデータSD1はコント
ローラ11によって検出される。そして、コントローラ11
は、直ちにCPU5に割込要求を行う。CPU5は割込要求を受
けると、アドレスデータAD1を8000H〜87FFH、制御信号E
XTA11＝Ｌとする。アドレス変換器12は、アドレスデー
タAD1および制御信号EXTA11に基づいて物理アドレス800
0H〜87FFHのメモリ９をアクセスする。したがって、CPU
5はA/D変換器４からのサンプリングデータSD1を物理ア
ドレス8000H〜87FFH（論理アドレス8000H〜87FFH）のメ
モリ９に書き込む。サンプリングデータSD1の書き込み
が終了すると、CPU5はアドレスデータAD1を8000H〜87FF
H、制御信号EXTA11＝Ｌとする。アドレス変換器12は、
アドレスデータAD1および制御信号EXTA11に基づき物理
アドレス8000H〜87FFHのメモリ９をアクセスする。した
がって、CPU5は時刻t2から物理アドレス8000H〜87FFHの
メモリ９に書き込んだサンプリングデータSD1に基づい
て判別処理を行う。
物の画像パターンがセンサ２によって検出され、このセ
ンサ２からのアナログ信号がアンプ３によって増幅さ
れ、A/D変換器４でデジタル信号のサンプリングデータS
D1に変換される。このサンプリングデータSD1はコント
ローラ11によって検出される。そして、コントローラ11
は、直ちにCPU5に割込要求を行う。CPU5は割込要求を受
けると、アドレスデータAD1を8000H〜87FFH、制御信号E
XTA11＝Ｌとする。アドレス変換器12は、アドレスデー
タAD1および制御信号EXTA11に基づいて物理アドレス800
0H〜87FFHのメモリ９をアクセスする。したがって、CPU
5はA/D変換器４からのサンプリングデータSD1を物理ア
ドレス8000H〜87FFH（論理アドレス8000H〜87FFH）のメ
モリ９に書き込む。サンプリングデータSD1の書き込み
が終了すると、CPU5はアドレスデータAD1を8000H〜87FF
H、制御信号EXTA11＝Ｌとする。アドレス変換器12は、
アドレスデータAD1および制御信号EXTA11に基づき物理
アドレス8000H〜87FFHのメモリ９をアクセスする。した
がって、CPU5は時刻t2から物理アドレス8000H〜87FFHの
メモリ９に書き込んだサンプリングデータSD1に基づい
て判別処理を行う。
次に、時刻t3において２枚目の計数対象物がセンサ２に
よって検出されると、１枚目と同様に、コントローラ11
はCPU5に割込要求を行う。CPU5は割込要求を受けると、
サンプリングデータSD1に対する判別処理を断続的に実
行しながら、時刻t3〜t4において、２枚目の計数対象物
のサンプリングデータSD2を物理アドレス8800H〜8FFFH
（論理アドレス8000H〜87FFH）のメモリ10に書き込む。
よって検出されると、１枚目と同様に、コントローラ11
はCPU5に割込要求を行う。CPU5は割込要求を受けると、
サンプリングデータSD1に対する判別処理を断続的に実
行しながら、時刻t3〜t4において、２枚目の計数対象物
のサンプリングデータSD2を物理アドレス8800H〜8FFFH
（論理アドレス8000H〜87FFH）のメモリ10に書き込む。
この場合、CPU5はアドレスデータAD1を8000H〜87FFHと
して、メモリ９に対して判別処理を行う際には制御信号
EXTA11＝Ｌとし、メモリ10に対してサンプリングデータ
SD2を書き込む際には制御信号EXTA11＝Ｈとする。
して、メモリ９に対して判別処理を行う際には制御信号
EXTA11＝Ｌとし、メモリ10に対してサンプリングデータ
SD2を書き込む際には制御信号EXTA11＝Ｈとする。
そして、時刻t5において、メモリ９に対する判別処理が
終了すると、CPU5は制御信号EXTA11＝Ｈとして、メモリ
10に書き込んだサンプリングデータSD2に基づいて同時
刻t5から判別処理を行う。判別処理の途中、時刻t6にお
いて、３枚目の計数対象物がセンサ２によって検出され
ると、1,2枚目と同様に、コントローラ11はCPU5に割込
要求を行う。CPU5は割込要求を受けると、サンプリング
データSD2に対する判別処理を断続的に実行しながら、
時刻t6〜t7において、３枚目の計数対象物のサンプリン
グデータSD3をメモリ９に書き込む。
終了すると、CPU5は制御信号EXTA11＝Ｈとして、メモリ
10に書き込んだサンプリングデータSD2に基づいて同時
刻t5から判別処理を行う。判別処理の途中、時刻t6にお
いて、３枚目の計数対象物がセンサ２によって検出され
ると、1,2枚目と同様に、コントローラ11はCPU5に割込
要求を行う。CPU5は割込要求を受けると、サンプリング
データSD2に対する判別処理を断続的に実行しながら、
時刻t6〜t7において、３枚目の計数対象物のサンプリン
グデータSD3をメモリ９に書き込む。
この場合、CPU5はアドレスデータAD1を8000H〜87FFHと
して、メモリ10に対して判別処理を行う際には制御信号
EXTA11＝Ｈとし、メモリ９に対してサンプリングデータ
SD3を書き込む際には制御信号EXTA11＝Ｌとする。
して、メモリ10に対して判別処理を行う際には制御信号
EXTA11＝Ｈとし、メモリ９に対してサンプリングデータ
SD3を書き込む際には制御信号EXTA11＝Ｌとする。
そして、時刻t8においてメモリ10に対する判別処理が終
了すると、CPU5は制御信号EXTA11＝Ｌとして、メモリ９
に書き込んだサンプリングデータSD3に基づいて同時刻t
8から判別処理を行う。以下、上述と同様にしてCPU5に
よるサンプリングデータSD4，SD5……の書き込みと判別
処理がメモリ9,10に対して交互に行われる。以上のよう
に、この実施例ではサンプリングデータSD1，SD2……の
転送を必要とせず、かつ、判別処理中のアドレス計算も
必要としない。
了すると、CPU5は制御信号EXTA11＝Ｌとして、メモリ９
に書き込んだサンプリングデータSD3に基づいて同時刻t
8から判別処理を行う。以下、上述と同様にしてCPU5に
よるサンプリングデータSD4，SD5……の書き込みと判別
処理がメモリ9,10に対して交互に行われる。以上のよう
に、この実施例ではサンプリングデータSD1，SD2……の
転送を必要とせず、かつ、判別処理中のアドレス計算も
必要としない。
なお、上述の実施例におけるメモリは２ブロック分のワ
ークエリアであるが、必要に応じて制御信号EXTA11の数
およびアドレス変換の論理式を変更することによって、
ワークエリア数（メモリ数）を増やしてもよい。また、
上述のアドレス変換器12としてMMU（メモリ・アドレス
・ユニット）を用いてもよい。
ークエリアであるが、必要に応じて制御信号EXTA11の数
およびアドレス変換の論理式を変更することによって、
ワークエリア数（メモリ数）を増やしてもよい。また、
上述のアドレス変換器12としてMMU（メモリ・アドレス
・ユニット）を用いてもよい。
「発明の効果」 以上説明したように、この発明によればアドレス変換器
によって中央処理装置が出力する論理空間のアドレスを
前記中央処理装置が出力した制御信号に対する記憶エリ
アの物理アドレスに変換することにより、判別処理時間
への圧迫を低減化することができ、かつ、比較的処理時
間の長い高精度の判別処理が実行できる利点が得られ
る。
によって中央処理装置が出力する論理空間のアドレスを
前記中央処理装置が出力した制御信号に対する記憶エリ
アの物理アドレスに変換することにより、判別処理時間
への圧迫を低減化することができ、かつ、比較的処理時
間の長い高精度の判別処理が実行できる利点が得られ
る。
第１図は、この発明の一実施例の構成を示すブロック
図、第２図はこの実施例によるアドレス変換器の構成を
示すブロック図、第３図はこの実施例によるメモリのア
ドレス配置を説明するためのメモリ配置図、第４図はこ
の実施例の動作を説明するためのタイミングチャート、
第５図は従来の貨幣計数機の判別装置の構成を示すブロ
ック図である。 ５……CPU（中央処理装置）、9,10……メモリ（記憶手
段）、12……アドレス変換器。
図、第２図はこの実施例によるアドレス変換器の構成を
示すブロック図、第３図はこの実施例によるメモリのア
ドレス配置を説明するためのメモリ配置図、第４図はこ
の実施例の動作を説明するためのタイミングチャート、
第５図は従来の貨幣計数機の判別装置の構成を示すブロ
ック図である。 ５……CPU（中央処理装置）、9,10……メモリ（記憶手
段）、12……アドレス変換器。
Claims (1)
- 【請求項１】複数の記憶エリアを有し、各記憶エリアが
同一の論理空間に各々対応する記憶手段と、計数対象物
のサンプリングデータを前記論理空間に対して書き込む
とともに、前記論理空間から読出されたサンプリングデ
ータに基づいて計数対象物の判別処理を行い、かつ、前
記記憶エリアのいずれかを示す制御信号を出力する中央
処理装置と、前記中央処理装置が出力する前記論理空間
のアドレスを前記制御信号に対応する記憶エリアの物理
アドレスに変換するアドレス変換器とを具備するととも
に、前記記憶エリア内のサンプリングデータが競合しな
いように前記制御信号を作成することを特徴とする貨幣
計数機の判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159017A JPH0792855B2 (ja) | 1989-06-21 | 1989-06-21 | 貨幣計数機の判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159017A JPH0792855B2 (ja) | 1989-06-21 | 1989-06-21 | 貨幣計数機の判別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324687A JPH0324687A (ja) | 1991-02-01 |
| JPH0792855B2 true JPH0792855B2 (ja) | 1995-10-09 |
Family
ID=15684432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159017A Expired - Lifetime JPH0792855B2 (ja) | 1989-06-21 | 1989-06-21 | 貨幣計数機の判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792855B2 (ja) |
-
1989
- 1989-06-21 JP JP1159017A patent/JPH0792855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324687A (ja) | 1991-02-01 |
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