JPH0792856B2 - 貨幣計数機の判別装置 - Google Patents
貨幣計数機の判別装置Info
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- JPH0792856B2 JPH0792856B2 JP1159972A JP15997289A JPH0792856B2 JP H0792856 B2 JPH0792856 B2 JP H0792856B2 JP 1159972 A JP1159972 A JP 1159972A JP 15997289 A JP15997289 A JP 15997289A JP H0792856 B2 JPH0792856 B2 JP H0792856B2
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- control signal
- cpu
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- memory
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- 238000005070 sampling Methods 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 17
- 230000015654 memory Effects 0.000 description 47
- 238000010586 diagram Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Inspection Of Paper Currency And Valuable Securities (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、紙幣，硬貨などの計数機に係り、その読取
判別に用いて好適な貨幣計数機の判別装置に関する。
判別に用いて好適な貨幣計数機の判別装置に関する。
「従来の技術」 一般に、貨幣計数機では、貨幣などを単に計数するだけ
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
第３図は上述した貨幣計数機の第１の従来例による判別
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、A/D変換器４、CPU
（中央処理装置）５、DMA（ダイレクト・メモリ・アク
セス）コントローラ８および２つのメモリ9,10から構成
されている。この判別装置では、一方のメモリ９をサン
プリングデータSDの書き込み専用とし、他方のメモリ10
を判別処理専用としている。
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、A/D変換器４、CPU
（中央処理装置）５、DMA（ダイレクト・メモリ・アク
セス）コントローラ８および２つのメモリ9,10から構成
されている。この判別装置では、一方のメモリ９をサン
プリングデータSDの書き込み専用とし、他方のメモリ10
を判別処理専用としている。
上述した構成において、まず、１枚目の計数対象物の画
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅される。そ
して、アンプ３からのアナログ信号は、A/D変換器４に
よってデジタル信号のサンプリングデータSD1に変換さ
れる。このサンプリングデータSD1は、CPU5によってメ
モリ９に書き込まれる。サンプリングデータSD1の書き
込みが終了すると、メモリ９に書き込まれたサンプリン
グデータSD1は、CPU5またはDMAコントローラ８によっ
て、判別処理用のメモリ10に転送される。サンプリング
データSD1の転送が終了すると、このサンプリングデー
タSD1に基づいてCPU5により判別処理が行われる。ま
た、判別処理の実行中には、これに並行してCPU5の割込
処理によってメモリ９に２枚目の計数対象物のサンプリ
ングデータSD2が書き込まれる。そして、サンプリング
データSD1に対する判別処理が終了すると、DMAコントロ
ーラ８などによってメモリ９からメモリ10へサンプリン
グデータSD2が転送される。サンプリングデータSD2の転
送が終了すると、再び、このサンプリングデータSD2に
基づいてCPU5により判別処理が行われる。以後、A/D変
換器４から供給される新たなサンプリングデータSD3，S
D4……は、計数対象物毎にメモリ９に一旦記憶され、そ
の後、所定のタイミングでメモリ10に転送される。そし
て、このメモリ10に転送されたサンプリングデータS
D3，SD4……に基づいてCPU5により判別処理が行われ
る。
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅される。そ
して、アンプ３からのアナログ信号は、A/D変換器４に
よってデジタル信号のサンプリングデータSD1に変換さ
れる。このサンプリングデータSD1は、CPU5によってメ
モリ９に書き込まれる。サンプリングデータSD1の書き
込みが終了すると、メモリ９に書き込まれたサンプリン
グデータSD1は、CPU5またはDMAコントローラ８によっ
て、判別処理用のメモリ10に転送される。サンプリング
データSD1の転送が終了すると、このサンプリングデー
タSD1に基づいてCPU5により判別処理が行われる。ま
た、判別処理の実行中には、これに並行してCPU5の割込
処理によってメモリ９に２枚目の計数対象物のサンプリ
ングデータSD2が書き込まれる。そして、サンプリング
データSD1に対する判別処理が終了すると、DMAコントロ
ーラ８などによってメモリ９からメモリ10へサンプリン
グデータSD2が転送される。サンプリングデータSD2の転
送が終了すると、再び、このサンプリングデータSD2に
基づいてCPU5により判別処理が行われる。以後、A/D変
換器４から供給される新たなサンプリングデータSD3，S
D4……は、計数対象物毎にメモリ９に一旦記憶され、そ
の後、所定のタイミングでメモリ10に転送される。そし
て、このメモリ10に転送されたサンプリングデータS
D3，SD4……に基づいてCPU5により判別処理が行われ
る。
次に、第２の従来例の判別装置について説明する。この
判別装置の構成は第３図に示す第１の従来例と同様であ
る。ただし、この判別装置では、サンプリングデータSD
1，SD2……の書き込みおよび判別処理がメモリ9,10に対
して交互に行われる。まず、第１の従来例と同様に順次
供給される計数対象物の画像パターンがセンサ２によっ
て検出され、このセンサ２からのアナログ信号がアンプ
３によって増幅された後、A/D変換器４によってデジタ
ル信号のサンプリングデータSD1，SD2……に変換され
る。このサンプリングデータSD1，SD2……は、計数対象
物毎にDMAコントローラ８によってメモリ９およびメモ
リ10へ交互に書き込まれる。また、CPU5による判別処理
は、DMAコントローラ８の書き込みが行われているメモ
リとは反対側のメモリ、すなわち既にサンプリングデー
タSD1，SD2……の書き込みが終了したメモリに対して順
次行われる。
判別装置の構成は第３図に示す第１の従来例と同様であ
る。ただし、この判別装置では、サンプリングデータSD
1，SD2……の書き込みおよび判別処理がメモリ9,10に対
して交互に行われる。まず、第１の従来例と同様に順次
供給される計数対象物の画像パターンがセンサ２によっ
て検出され、このセンサ２からのアナログ信号がアンプ
３によって増幅された後、A/D変換器４によってデジタ
ル信号のサンプリングデータSD1，SD2……に変換され
る。このサンプリングデータSD1，SD2……は、計数対象
物毎にDMAコントローラ８によってメモリ９およびメモ
リ10へ交互に書き込まれる。また、CPU5による判別処理
は、DMAコントローラ８の書き込みが行われているメモ
リとは反対側のメモリ、すなわち既にサンプリングデー
タSD1，SD2……の書き込みが終了したメモリに対して順
次行われる。
「発明が解決しようとする課題」 ところで、第３図に示す第１の従来例の判別装置では、
書き込み専用のメモリ９から判別処理専用のメモリ10へ
サンプリングデータを転送させする必要がある。この結
果、サンプリングデータの転送時間が判別処理時間を圧
迫するため、比較的処理時間が長い高精度の判別処理の
実行およびサンプリング間隔の短縮に対応できなくなる
という問題を生じる。
書き込み専用のメモリ９から判別処理専用のメモリ10へ
サンプリングデータを転送させする必要がある。この結
果、サンプリングデータの転送時間が判別処理時間を圧
迫するため、比較的処理時間が長い高精度の判別処理の
実行およびサンプリング間隔の短縮に対応できなくなる
という問題を生じる。
また、第２の従来例の判別装置では、CPUおよびDMAコン
トローラは、同一の共通データバス，アドレスバス等を
使用している。このため、実際には、DMAコントローラ
によるサンプリングデータの転送とCPUによる判別処理
とを並列処理することはできず、どちらか一方が動作し
ている時には他方は待機している必要がある。また、一
般に、判別処理用のプログラムには、メモリアクセスに
関する命令が多数記述されており、これらの命令ではア
クセスすべきメモリのアドレスが物理アドレスによって
記述されている。したがって、判別処理の対象となるメ
モリを切り替えると、サンプリングデータの格納アドレ
スが変わってしまうため、上記命令によるメモリアドレ
スと上記格納アドレスとが一致しなくなる。この結果、
プログラム中の上記命令によるメモリアドレスを判別処
理中に計算する必要がある。以上のように、この判別装
置では、並列処理をすることができないために待機時間
が生じ、かつ、判別処理中にアドレス計算が必要となる
ため、これらに要する時間が判別処理時間を圧迫し、比
較的処理時間が長い高精度の判別処理の実行に対応でき
なくなるという問題を生じる。また、この判別装置で
は、上述した理由により計数対象物の処理枚数の増加要
求に対するサンプリング間隔の短縮にも対応できなくな
るという問題を生じる。
トローラは、同一の共通データバス，アドレスバス等を
使用している。このため、実際には、DMAコントローラ
によるサンプリングデータの転送とCPUによる判別処理
とを並列処理することはできず、どちらか一方が動作し
ている時には他方は待機している必要がある。また、一
般に、判別処理用のプログラムには、メモリアクセスに
関する命令が多数記述されており、これらの命令ではア
クセスすべきメモリのアドレスが物理アドレスによって
記述されている。したがって、判別処理の対象となるメ
モリを切り替えると、サンプリングデータの格納アドレ
スが変わってしまうため、上記命令によるメモリアドレ
スと上記格納アドレスとが一致しなくなる。この結果、
プログラム中の上記命令によるメモリアドレスを判別処
理中に計算する必要がある。以上のように、この判別装
置では、並列処理をすることができないために待機時間
が生じ、かつ、判別処理中にアドレス計算が必要となる
ため、これらに要する時間が判別処理時間を圧迫し、比
較的処理時間が長い高精度の判別処理の実行に対応でき
なくなるという問題を生じる。また、この判別装置で
は、上述した理由により計数対象物の処理枚数の増加要
求に対するサンプリング間隔の短縮にも対応できなくな
るという問題を生じる。
この発明は、上述の問題点に鑑みてなされたもので、高
精度の判別処理の実行およびサンプリング間隔の短縮に
対応できる貨幣計数機の判別装置を提供することを目的
としている。
精度の判別処理の実行およびサンプリング間隔の短縮に
対応できる貨幣計数機の判別装置を提供することを目的
としている。
「課題を解決するための手段」 このような問題点を解決するために、この発明では同一
の物理アドレスに設定される複数の記憶手段と、第１の
制御信号が供給されるたびに前記複数の記憶手段を順次
選択する第１の切換手段と、計数対象物毎のサンプリン
グデータを前記第１の切換手段によって選択された前記
記憶手段に書き込むとともに、書き込みを終了すると前
記第１の制御信号を出力する第１の中央処理装置と、前
記第１の制御信号を検出し、前記第１の中央処理装置に
よる書き込みが終了した前記記憶手段を順次選択すると
ともに、前記計数対象物の判別処理の開始を指示する第
２の制御信号を出力する第２の切換手段と、前記第２の
制御信号が供給されると前記第２の切換手段によって選
択された前記記憶手段のサンプリングデータに基づいて
判別処理を行う第２の中央処理装置とを具備することを
特徴とする。
の物理アドレスに設定される複数の記憶手段と、第１の
制御信号が供給されるたびに前記複数の記憶手段を順次
選択する第１の切換手段と、計数対象物毎のサンプリン
グデータを前記第１の切換手段によって選択された前記
記憶手段に書き込むとともに、書き込みを終了すると前
記第１の制御信号を出力する第１の中央処理装置と、前
記第１の制御信号を検出し、前記第１の中央処理装置に
よる書き込みが終了した前記記憶手段を順次選択すると
ともに、前記計数対象物の判別処理の開始を指示する第
２の制御信号を出力する第２の切換手段と、前記第２の
制御信号が供給されると前記第２の切換手段によって選
択された前記記憶手段のサンプリングデータに基づいて
判別処理を行う第２の中央処理装置とを具備することを
特徴とする。
「作用」 第１の中央処理装置は、計数対象物のサンプリングデー
タを第１の切換手段によって選択された記憶装置に書き
込む。そして、第１の中央処理装置は上記書き込むが終
了すると、第１の制御信号を出力する。次に、第２の切
換手段は、前記第１の制御信号を検出し、前記第１の中
央処理装置による書き込みが終了した記憶手段を選択す
るとともに、前記計数対象物の判別処理の開始を指示す
る第２の制御信号を出力する。第２の制御信号が供給さ
れた第２の中央処理装置は、前記第２の切換手段によっ
て選択された前記記憶手段のサンプリングデータに基づ
いて前記計数対象物の判別処理を行う。
タを第１の切換手段によって選択された記憶装置に書き
込む。そして、第１の中央処理装置は上記書き込むが終
了すると、第１の制御信号を出力する。次に、第２の切
換手段は、前記第１の制御信号を検出し、前記第１の中
央処理装置による書き込みが終了した記憶手段を選択す
るとともに、前記計数対象物の判別処理の開始を指示す
る第２の制御信号を出力する。第２の制御信号が供給さ
れた第２の中央処理装置は、前記第２の切換手段によっ
て選択された前記記憶手段のサンプリングデータに基づ
いて前記計数対象物の判別処理を行う。
「実施例」 次に図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この図において、第３図に示す従来例の
各部に対応する部分については同一の符号を付して説明
を省略する。
である。なお、この図において、第３図に示す従来例の
各部に対応する部分については同一の符号を付して説明
を省略する。
図において、６は判別処理専用のCPUであり、ROM（リー
ド・オンリ・メモリ）７に記憶されているプログラムに
従って判別処理などを実行するようになっている。８は
RAM（ランダム・アクセス・メモリ）であり、CPU6のプ
ログラム実行などでワーキングエリアとして使用され
る。９は周辺機器であり、CPU6による判別処理結果など
の出力手段やコンンドなどのキー入力手段から構成され
ている。
ド・オンリ・メモリ）７に記憶されているプログラムに
従って判別処理などを実行するようになっている。８は
RAM（ランダム・アクセス・メモリ）であり、CPU6のプ
ログラム実行などでワーキングエリアとして使用され
る。９は周辺機器であり、CPU6による判別処理結果など
の出力手段やコンンドなどのキー入力手段から構成され
ている。
次に、11はA/Dコントローラであり、A/D変換器４に対す
るサンプリングのスタートタイミング，サンプリング時
間などを制御するようになっている。12はサンプリング
専用のCPUであり、A/D変換器４からのサンプリングデー
タSD1，SD2……をメモリ14a,14b,14cに書き込むように
なっている。また、A/Dコントローラ11はCPU12に対して
データバスDB1を介して書き込み要求を行うようになっ
ており、CPU12はコントローラ11に動作状態を知らせる
制御信号などを供給するようになっている。
るサンプリングのスタートタイミング，サンプリング時
間などを制御するようになっている。12はサンプリング
専用のCPUであり、A/D変換器４からのサンプリングデー
タSD1，SD2……をメモリ14a,14b,14cに書き込むように
なっている。また、A/Dコントローラ11はCPU12に対して
データバスDB1を介して書き込み要求を行うようになっ
ており、CPU12はコントローラ11に動作状態を知らせる
制御信号などを供給するようになっている。
次に、13,15はスイッチング回路であり、データバスDB1
アドレスバスAB1およびデータバスDB5，アドレスバスAB
5の各々のペアをデータバスDB2，アドレスバスAB2、デ
ータバスDB3，アドレスバスAB3、データバスDB4，アド
レスバスAB4のいずれかのペアに選択的に接続する。ま
た、上述したデータバスDB2，アドレスバスAB2、データ
バスDB3，アドレスバスAB3およびデータバスDB4，アド
レスバスAB4の各々は、メモリ14a,14b,14cに接続され
る。また、各メモリ14a,14b,14cは、CPU6,12によって、
後述するように同時にアクセスされることがないため、
これらのメモリ14a,14b,14cは、CPU12,6の各々に対して
同一の物理アドレス空間に設定される。16はスイッチン
グコントローラであり、CPU6およびCPU12の各々の動作
状態を知らせる制御信号S1（第１の制御信号）および制
御信号S2が供給されるようになっている。また、スイッ
チングコントローラ16は、上述したスイッチング回路1
3,15の各々に、メモリ14a,14b,14cのいずれを選択する
かを指示する制御信号S3，S4を供給するようになってお
り、さらに、CPU6に動作状態を知らせる制御信号Ｓ２′
（第２の制御信号）を出力するようになっている。
アドレスバスAB1およびデータバスDB5，アドレスバスAB
5の各々のペアをデータバスDB2，アドレスバスAB2、デ
ータバスDB3，アドレスバスAB3、データバスDB4，アド
レスバスAB4のいずれかのペアに選択的に接続する。ま
た、上述したデータバスDB2，アドレスバスAB2、データ
バスDB3，アドレスバスAB3およびデータバスDB4，アド
レスバスAB4の各々は、メモリ14a,14b,14cに接続され
る。また、各メモリ14a,14b,14cは、CPU6,12によって、
後述するように同時にアクセスされることがないため、
これらのメモリ14a,14b,14cは、CPU12,6の各々に対して
同一の物理アドレス空間に設定される。16はスイッチン
グコントローラであり、CPU6およびCPU12の各々の動作
状態を知らせる制御信号S1（第１の制御信号）および制
御信号S2が供給されるようになっている。また、スイッ
チングコントローラ16は、上述したスイッチング回路1
3,15の各々に、メモリ14a,14b,14cのいずれを選択する
かを指示する制御信号S3，S4を供給するようになってお
り、さらに、CPU6に動作状態を知らせる制御信号Ｓ２′
（第２の制御信号）を出力するようになっている。
次に、上述した構成によるこの実施例の動作について説
明する。ここで、第２図はこの実施例の動作を説明する
ためのタイミングチャートである。
明する。ここで、第２図はこの実施例の動作を説明する
ためのタイミングチャートである。
まず、第２図に示す時刻t1において、１枚目の計数対象
物の画像パターンがセンサ２によって検出されると、こ
のセンサ２からのアナログ信号がアンプ３によって増幅
される。このアンプ３からのアナログ信号は、A/D変換
器４によってデジタル信号のサンプリングデータSD1に
変換される。そして、このサンプリングデータSD1がA/D
コントローラ11によって検出されると、このコントロー
ラ11は、直ちにCPU12に対しサンプリングデータSD1の書
き込みを要求する。CPU12は、書き込みの要求を受ける
と、時刻t1〜t2において、A/D変換器４から供給される
サンプリングデータSD1をメモリ14aに書き込む。この場
合、スイッチング回路13は、既に初期設定などによっ
て、データバスDB1，アドレスバスAB1をデータバスD
B2，アドレスバスAB2に接続している。次に、CPU12によ
るサンプリングデータSD1の書き込みが終了すると、CPU
12はスイッチングコントローラ16に制御信号S1を供給す
る。そして、制御信号S1が供給されたスイッチングコン
トローラ16は、スイッチング回路13に制御信号S3を供給
する。この制御信号S3を受けたスイッチング回路13は、
データバスDB1，アドレスバスAB1の各々をデータバスDB
3，アドレスバスAB3に接続する。また、CPU6は制御信号
S2をスイッチングコントローラ16に供給する。制御信号
S2が供給されたスイッチングコントローラ16は、スイッ
チング回路15に制御信号S4を供給する。そして、制御信
号S4を受けたスイッチング回路15は、データバスDB5，
アドレスバスAB5の各々をデータバスDB2，アドレスバス
AB2に接続する。次に、スイッチングコントローラ16
は、CPU6に制御信号Ｓ２′を供給して判別処理の開始を
指示する。制御信号Ｓ２′を供給されたCPU6は、時刻t2
からメモリ14aに書き込まれたサンプリングデータSD1に
基づいて判別処理を開始する。
物の画像パターンがセンサ２によって検出されると、こ
のセンサ２からのアナログ信号がアンプ３によって増幅
される。このアンプ３からのアナログ信号は、A/D変換
器４によってデジタル信号のサンプリングデータSD1に
変換される。そして、このサンプリングデータSD1がA/D
コントローラ11によって検出されると、このコントロー
ラ11は、直ちにCPU12に対しサンプリングデータSD1の書
き込みを要求する。CPU12は、書き込みの要求を受ける
と、時刻t1〜t2において、A/D変換器４から供給される
サンプリングデータSD1をメモリ14aに書き込む。この場
合、スイッチング回路13は、既に初期設定などによっ
て、データバスDB1，アドレスバスAB1をデータバスD
B2，アドレスバスAB2に接続している。次に、CPU12によ
るサンプリングデータSD1の書き込みが終了すると、CPU
12はスイッチングコントローラ16に制御信号S1を供給す
る。そして、制御信号S1が供給されたスイッチングコン
トローラ16は、スイッチング回路13に制御信号S3を供給
する。この制御信号S3を受けたスイッチング回路13は、
データバスDB1，アドレスバスAB1の各々をデータバスDB
3，アドレスバスAB3に接続する。また、CPU6は制御信号
S2をスイッチングコントローラ16に供給する。制御信号
S2が供給されたスイッチングコントローラ16は、スイッ
チング回路15に制御信号S4を供給する。そして、制御信
号S4を受けたスイッチング回路15は、データバスDB5，
アドレスバスAB5の各々をデータバスDB2，アドレスバス
AB2に接続する。次に、スイッチングコントローラ16
は、CPU6に制御信号Ｓ２′を供給して判別処理の開始を
指示する。制御信号Ｓ２′を供給されたCPU6は、時刻t2
からメモリ14aに書き込まれたサンプリングデータSD1に
基づいて判別処理を開始する。
次に、時刻t3において、２枚目の計数対象物が１枚目の
場合と同様にセンサ２によって検出されると、A/Dコン
トローラ11によってCPU12に対してサンプリングデータS
D2の書き込みを要求する。CPU12は、書き込み要求を受
けると、時刻t3〜t4において、A/D変換器４から供給さ
れるサンプリングデータSD2をメモリ14bに書き込む。サ
ンプリングデータSD2の書き込みが時刻t4で終了する
と、CPU12は、スイッチングコントローラ16に書き込み
終了を示す制御信号S1を供給する。制御信号S1が供給さ
れたスイッチングコントローラ16は、スイッチング回路
13に制御信号S3を供給する。そして、制御信号S3が供給
されたスイッチング回路13は、CPU12の側のデータバスD
B1，アドレスバスAB1の各々をデータバスDB4，アドレス
バスAB4に接続する。
場合と同様にセンサ２によって検出されると、A/Dコン
トローラ11によってCPU12に対してサンプリングデータS
D2の書き込みを要求する。CPU12は、書き込み要求を受
けると、時刻t3〜t4において、A/D変換器４から供給さ
れるサンプリングデータSD2をメモリ14bに書き込む。サ
ンプリングデータSD2の書き込みが時刻t4で終了する
と、CPU12は、スイッチングコントローラ16に書き込み
終了を示す制御信号S1を供給する。制御信号S1が供給さ
れたスイッチングコントローラ16は、スイッチング回路
13に制御信号S3を供給する。そして、制御信号S3が供給
されたスイッチング回路13は、CPU12の側のデータバスD
B1，アドレスバスAB1の各々をデータバスDB4，アドレス
バスAB4に接続する。
次に、時刻t5において、CPU6による判別処理が終了する
と、CPU6はスイッチングコントローラ16に判別処理の終
了を示す制御信号S2を出力する。この制御信号S2が供給
されたスイッチングコントローラ16は、スイッチング回
路15に制御信号S4を出力する。そして、制御信号S4が供
給されたスイッチング回路15は、CPU6側のデータバスDB
5，アドレスバスAB5の各々をデータバスDB3，アドレス
バスAB3に接続する。また、上記スイッチングコントロ
ーラ16は、上記制御信号S4を出力するのとほぼ同時に、
CPU6に制御信号Ｓ２′を供給して判別処理の開始を指示
する。制御信号Ｓ２′を受けたCPU6は、メモリ14bに書
き込まれたサンプリングデータSD2に基づいて、時刻t5
から判別処理を開始する。
と、CPU6はスイッチングコントローラ16に判別処理の終
了を示す制御信号S2を出力する。この制御信号S2が供給
されたスイッチングコントローラ16は、スイッチング回
路15に制御信号S4を出力する。そして、制御信号S4が供
給されたスイッチング回路15は、CPU6側のデータバスDB
5，アドレスバスAB5の各々をデータバスDB3，アドレス
バスAB3に接続する。また、上記スイッチングコントロ
ーラ16は、上記制御信号S4を出力するのとほぼ同時に、
CPU6に制御信号Ｓ２′を供給して判別処理の開始を指示
する。制御信号Ｓ２′を受けたCPU6は、メモリ14bに書
き込まれたサンプリングデータSD2に基づいて、時刻t5
から判別処理を開始する。
そして、時刻t6において、３枚目の計数対象物が1,2枚
目と同様に、センサ２によって検出されると、A/Dコン
トローラ11はCPU12に対してサンプリングデータSD3の書
き込みを要求する。CPU12は、書き込み要求を受ける
と、時刻t6〜t7において、A/D変換器４から供給される
サンプリングデータSD3をメモリ14cに書き込む。サンプ
リングデータSD3の書き込みが終了すると、CPU12はスイ
ッチングコントローラ16に制御信号S1を出力する。制御
信号S1が供給されたスイッチングコントローラ16は、ス
イッチング回路13に制御信号S3を供給する。そして、制
御信号S3が供給されたスイッチング回路13は、データバ
スDB1，アドレスバスAB1の各々をデータバスDB2，アド
レスバスAB2に接続する。
目と同様に、センサ２によって検出されると、A/Dコン
トローラ11はCPU12に対してサンプリングデータSD3の書
き込みを要求する。CPU12は、書き込み要求を受ける
と、時刻t6〜t7において、A/D変換器４から供給される
サンプリングデータSD3をメモリ14cに書き込む。サンプ
リングデータSD3の書き込みが終了すると、CPU12はスイ
ッチングコントローラ16に制御信号S1を出力する。制御
信号S1が供給されたスイッチングコントローラ16は、ス
イッチング回路13に制御信号S3を供給する。そして、制
御信号S3が供給されたスイッチング回路13は、データバ
スDB1，アドレスバスAB1の各々をデータバスDB2，アド
レスバスAB2に接続する。
そして、時刻t8において、CPU6による判別処理が終了す
ると、CPU6はスイッチングコントローラ16に判別処理の
終了を示す制御信号S2を供給する。この制御信号S2が供
給されたスイッチングコントローラ16は、スイッチング
回路15に制御信号S4を供給する。制御信号S4が供給され
たスイッチング回路15は、CPU6側のデータバスDB5，ア
ドレスバスAB5の各々をデータバスDB4，アドレスバスAB
4に接続する。また、上記スイッチングコントローラ16
は、上記制御信号S4を出力するのとほぼ同時に、CPU6に
制御信号Ｓ２′を出力して判別処理の開始を指示する。
制御信号Ｓ２′を受けたCPU6は、メモリ14cに書き込ま
れたサンプリングデータSD3に基づき時刻t8から判別処
理を開始する。
ると、CPU6はスイッチングコントローラ16に判別処理の
終了を示す制御信号S2を供給する。この制御信号S2が供
給されたスイッチングコントローラ16は、スイッチング
回路15に制御信号S4を供給する。制御信号S4が供給され
たスイッチング回路15は、CPU6側のデータバスDB5，ア
ドレスバスAB5の各々をデータバスDB4，アドレスバスAB
4に接続する。また、上記スイッチングコントローラ16
は、上記制御信号S4を出力するのとほぼ同時に、CPU6に
制御信号Ｓ２′を出力して判別処理の開始を指示する。
制御信号Ｓ２′を受けたCPU6は、メモリ14cに書き込ま
れたサンプリングデータSD3に基づき時刻t8から判別処
理を開始する。
このように、この実施例による判別装置では、サンプリ
ングデータSD1，SD2……をCPU12によって、順次メモリ1
4a,14b,14cに書き込んでいくのに並行して、この書き込
みが終了したメモリから順にサンプリングデータSD1，S
D2……を読出して判別処理を行う。この場合、CPU6,12
によるメモリ14a,14b,14cのアクセスにおいて、データ
バスDB2，DB3，DB4およびアドレスバスAB2，AB3，AB
4は、共用されることがない。したがって、CPU6,12にと
っては、互いの処理による待ち時間がなくなる。
ングデータSD1，SD2……をCPU12によって、順次メモリ1
4a,14b,14cに書き込んでいくのに並行して、この書き込
みが終了したメモリから順にサンプリングデータSD1，S
D2……を読出して判別処理を行う。この場合、CPU6,12
によるメモリ14a,14b,14cのアクセスにおいて、データ
バスDB2，DB3，DB4およびアドレスバスAB2，AB3，AB
4は、共用されることがない。したがって、CPU6,12にと
っては、互いの処理による待ち時間がなくなる。
なお、上述したメモリ14a,14b,14cの物理アドレスは、C
PU6およびCPU12の各々のアドレス空間のどこに設定して
もよい。また、メモリ14a,14b,14cは、３個とは限ら
ず、サンプリング間隔などに応じて、少なくとも２個以
上のメモリを設ければよい。また、上述の判別装置で
は、各メモリ14a,14b,14cを同一の物理アドレス空間に
設定することによって、メモリが複数個設けられている
にもかかわらず、メモリ14a,14b,14cの切り換えに伴う
判別処理のためのアドレス計算が不要になり、判別処理
時間の圧迫を軽減することができる利点が得られる。ま
た、上述の判別装置では、サンプリングデータSD1，SD2
……のサンプリング処理部、サンプリングデータSD1，S
D2……の記憶部および判別処理部の各々が機能的に独立
しているため、サンプリング処理部の変更，メモリ数の
変更，または判別処理部のハードウェアの変更などが容
易にできる利点が得られる。
PU6およびCPU12の各々のアドレス空間のどこに設定して
もよい。また、メモリ14a,14b,14cは、３個とは限ら
ず、サンプリング間隔などに応じて、少なくとも２個以
上のメモリを設ければよい。また、上述の判別装置で
は、各メモリ14a,14b,14cを同一の物理アドレス空間に
設定することによって、メモリが複数個設けられている
にもかかわらず、メモリ14a,14b,14cの切り換えに伴う
判別処理のためのアドレス計算が不要になり、判別処理
時間の圧迫を軽減することができる利点が得られる。ま
た、上述の判別装置では、サンプリングデータSD1，SD2
……のサンプリング処理部、サンプリングデータSD1，S
D2……の記憶部および判別処理部の各々が機能的に独立
しているため、サンプリング処理部の変更，メモリ数の
変更，または判別処理部のハードウェアの変更などが容
易にできる利点が得られる。
「発明の効果」 以上説明したように、この発明によれば第１の中央処理
装置が行う計数対象物のサンプリングデータの書き込
み、および第２の中央処理装置が行う第１の中央処理装
置による書き込みが終了した記憶手段のサンプリングデ
ータに対する判別処理を第１の切換手段と第２の切換手
段とにより選択される記憶手段に対して順次行うことに
よって、高精度の判別処理の実行およびサンプリング間
隔の短縮に対応できる利点が得られる。
装置が行う計数対象物のサンプリングデータの書き込
み、および第２の中央処理装置が行う第１の中央処理装
置による書き込みが終了した記憶手段のサンプリングデ
ータに対する判別処理を第１の切換手段と第２の切換手
段とにより選択される記憶手段に対して順次行うことに
よって、高精度の判別処理の実行およびサンプリング間
隔の短縮に対応できる利点が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの実施例の動作を説明するためのタイミング
チャート、第３図は従来の判別装置の構成を示すブロッ
ク図である。 ６……CPU（第２の中央処理装置）、12……CPU（第１の
中央処理装置）、13……スイッチング回路（第２の切換
手段）、14a,14b,14c……メモリ（記憶手段）、15……
スイッチング回路（第１の切換手段）、16……スイッチ
ングコントローラ（第1,第２の切換手段）。
第２図はこの実施例の動作を説明するためのタイミング
チャート、第３図は従来の判別装置の構成を示すブロッ
ク図である。 ６……CPU（第２の中央処理装置）、12……CPU（第１の
中央処理装置）、13……スイッチング回路（第２の切換
手段）、14a,14b,14c……メモリ（記憶手段）、15……
スイッチング回路（第１の切換手段）、16……スイッチ
ングコントローラ（第1,第２の切換手段）。
Claims (1)
- 【請求項１】同一の物理アドレスに設定される複数の記
憶手段と、第１の制御信号が供給されるたびに前記複数
の記憶手段を順次選択する第１の切換手段と、計数対象
物毎のサンプリングデータを前記第１の切換手段によっ
て選択された前記記憶手段に書き込むとともに、書き込
みを終了すると前記第１の制御信号を出力する第１の中
央処理装置と、前記第１の制御信号を検出し、前記第１
の中央処理装置による書き込みが終了した前記記憶手段
を順次選択するとともに、前記計数対象物の判別処理の
開始を指示する第２の制御信号を出力する第２の切換手
段と、前記第２の制御信号が供給されると前記第２の切
換手段によって選択された前記記憶手段のサンプリング
データに基づいて判別処理を行う第２の中央処理装置と
を具備することを特徴とする貨幣計数機の判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159972A JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159972A JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325592A JPH0325592A (ja) | 1991-02-04 |
| JPH0792856B2 true JPH0792856B2 (ja) | 1995-10-09 |
Family
ID=15705197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159972A Expired - Lifetime JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792856B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7183267B2 (ja) * | 2018-06-26 | 2022-12-05 | グローリー株式会社 | 貨幣処理装置および貨幣処理方法 |
-
1989
- 1989-06-22 JP JP1159972A patent/JPH0792856B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325592A (ja) | 1991-02-04 |
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