JPH0795309B2 - セットアソシアティブ方式キャッシュメモリ - Google Patents
セットアソシアティブ方式キャッシュメモリInfo
- Publication number
- JPH0795309B2 JPH0795309B2 JP1200627A JP20062789A JPH0795309B2 JP H0795309 B2 JPH0795309 B2 JP H0795309B2 JP 1200627 A JP1200627 A JP 1200627A JP 20062789 A JP20062789 A JP 20062789A JP H0795309 B2 JPH0795309 B2 JP H0795309B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- way
- data
- address tag
- address
- Prior art date
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- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャッシュ・システムに含まれるアドレス
タグメモリおよびLRU（Least Recent-ly Used）ビット
メモリのテストを容易に行うことが可能なセットアソシ
アティブ方式キャッシュメモリに関するものである。
タグメモリおよびLRU（Least Recent-ly Used）ビット
メモリのテストを容易に行うことが可能なセットアソシ
アティブ方式キャッシュメモリに関するものである。
第３図は従来のセットアソシアティブ方式キャッシュメ
モリの診断方法を説明するためのアドレス構成図および
４ウェイセットアソシアティブ方式キャッシュメモリの
ブロック図である。この４ウェイセットアソシアティブ
方式キャッシュメモリは、CQ出版社の「インタフェー
ス」1987年９月号の205頁に記載されたものである。
モリの診断方法を説明するためのアドレス構成図および
４ウェイセットアソシアティブ方式キャッシュメモリの
ブロック図である。この４ウェイセットアソシアティブ
方式キャッシュメモリは、CQ出版社の「インタフェー
ス」1987年９月号の205頁に記載されたものである。
第３図において、１はキャッシュメモリにアクセスしよ
うとするアドレス、２は前記アドレス１の一部であるア
ドレスタグ、３は前記アドレス１の一部であるセットセ
レクト、４は前記アドレス１の一部であるワードセレク
ト、５はキャッシュメモリ内にあるアドレスタグを保持
するアドレスタグメモリ、６は後記データブロックメモ
リ７の保持しているデータが有効であるか無効であるか
を示すバリットビットメモリ、７はキャッシュメモリ内
にあるデータを保持するデータブロックメモリ、８は各
ウェイのデータの置き換え優先凖位記憶手段としてのLR
Uビットメモリであり、LRUビットメモリ８はデータの置
き換えをLRU（Least Recently Used）アルゴリズムによ
って制御される状態レジスタである。さらに、９は前記
アドレスタグ２と前記アドレスタグメモリ５に保持して
いるアドレスのデータを比較して一致しているか否かを
調べるアドレスタグ比較器、10は前記アドレス１の前記
ワードセレクト４によって選択される第１のセレクタ、
11は前記アドレスタグ比較器９によって選択される第２
のセレクタであり、ａは第２のセレクタ11から出力され
る出力データである。
うとするアドレス、２は前記アドレス１の一部であるア
ドレスタグ、３は前記アドレス１の一部であるセットセ
レクト、４は前記アドレス１の一部であるワードセレク
ト、５はキャッシュメモリ内にあるアドレスタグを保持
するアドレスタグメモリ、６は後記データブロックメモ
リ７の保持しているデータが有効であるか無効であるか
を示すバリットビットメモリ、７はキャッシュメモリ内
にあるデータを保持するデータブロックメモリ、８は各
ウェイのデータの置き換え優先凖位記憶手段としてのLR
Uビットメモリであり、LRUビットメモリ８はデータの置
き換えをLRU（Least Recently Used）アルゴリズムによ
って制御される状態レジスタである。さらに、９は前記
アドレスタグ２と前記アドレスタグメモリ５に保持して
いるアドレスのデータを比較して一致しているか否かを
調べるアドレスタグ比較器、10は前記アドレス１の前記
ワードセレクト４によって選択される第１のセレクタ、
11は前記アドレスタグ比較器９によって選択される第２
のセレクタであり、ａは第２のセレクタ11から出力され
る出力データである。
次に動作について説明する。
外部からアドレス１が与えられると、セットセレクト３
で選ばれた各ウェイのアドレスタグメモリ５の内容をア
ドレスタグ比較器９に送るとともに、データブロックメ
モリ７の内容も第１のセレクタ10に送り、ワードセレク
ト４で選ばれたワードデータを第２のセレクタ11に送
る。そして、アドレスタグ比較器９で選ばれたアドレス
タグメモリ５の内容とアドレスタグ２とが一致している
か否かを調べ、一致しているウェイが存在していれば第
２のセレクタ11よりそのウェイのデータを出力データａ
として出力する。しかし、アドレスタグ比較器９で不一
致となれば、キャッシュメモリ外のメインメモリ（図示
せず）にデータを読みにいき、MPUにデータを送るとと
もに、キャッシュメモリ内のデータブロックメモリ７に
データを格納する。この時、どのウェイにデータを格納
するかを決めるのがLRUアルゴリズムで、その情報がLRU
ビットメモリ８に格納されている。
で選ばれた各ウェイのアドレスタグメモリ５の内容をア
ドレスタグ比較器９に送るとともに、データブロックメ
モリ７の内容も第１のセレクタ10に送り、ワードセレク
ト４で選ばれたワードデータを第２のセレクタ11に送
る。そして、アドレスタグ比較器９で選ばれたアドレス
タグメモリ５の内容とアドレスタグ２とが一致している
か否かを調べ、一致しているウェイが存在していれば第
２のセレクタ11よりそのウェイのデータを出力データａ
として出力する。しかし、アドレスタグ比較器９で不一
致となれば、キャッシュメモリ外のメインメモリ（図示
せず）にデータを読みにいき、MPUにデータを送るとと
もに、キャッシュメモリ内のデータブロックメモリ７に
データを格納する。この時、どのウェイにデータを格納
するかを決めるのがLRUアルゴリズムで、その情報がLRU
ビットメモリ８に格納されている。
次にこのキャッシュメモリシステムのアドレスタグメモ
リ５の診断方法について述べる。
リ５の診断方法について述べる。
基本的な手法は、まず、任意のアドレスでキャッシュシ
ステムをアクセスし、そのセットセレクト３でアクセス
を受けたエントリのタグメモリに対しての先のアドレス
の一部であるアドレスタグを書き込み、次に、先と同じ
キャッシュエントリでキャッシュシステムをアクセスし
た際、キャッシュヒット判定、キャッシュミスヒット判
定が正しく行われるか否かを調べることである。すなわ
ち、先にアドレスタグメモリ５に書き込んだアドレスタ
グ２と同一のビットパターン列を持ったアドレスでアク
セスした場合には、キャッシュヒットと判定してデータ
メモリの内容を出力し、書き込んだアドレスタグ２と異
なるビットパタン列群を持ったアドレスに対してはキャ
ッシュミスと判定し、データブロックメモリ７に対して
データを取り込むべく、外部メモリアクセスサイクルが
発生することを調べることである。
ステムをアクセスし、そのセットセレクト３でアクセス
を受けたエントリのタグメモリに対しての先のアドレス
の一部であるアドレスタグを書き込み、次に、先と同じ
キャッシュエントリでキャッシュシステムをアクセスし
た際、キャッシュヒット判定、キャッシュミスヒット判
定が正しく行われるか否かを調べることである。すなわ
ち、先にアドレスタグメモリ５に書き込んだアドレスタ
グ２と同一のビットパターン列を持ったアドレスでアク
セスした場合には、キャッシュヒットと判定してデータ
メモリの内容を出力し、書き込んだアドレスタグ２と異
なるビットパタン列群を持ったアドレスに対してはキャ
ッシュミスと判定し、データブロックメモリ７に対して
データを取り込むべく、外部メモリアクセスサイクルが
発生することを調べることである。
この時、注意すべきはアドレスタグ２の書き込まれるウ
ェイは、その時点においての各エントリのLRUビットが
示す優先凖位に従う点である。したがって、テストパタ
ンの作成に当ってはこの点を考慮にいれ、各テストベク
トルを与える時点でのLRUビットの状態を把握している
必要がある。
ェイは、その時点においての各エントリのLRUビットが
示す優先凖位に従う点である。したがって、テストパタ
ンの作成に当ってはこの点を考慮にいれ、各テストベク
トルを与える時点でのLRUビットの状態を把握している
必要がある。
次に、このキャッシュメモリのLRUビットメモリ８の診
断方法について述べる。
断方法について述べる。
この従来例では、LRUビットメモリ８に外部から直接デ
ータを書き込むことができないため、LRUビットメモリ
８を診断すべき値に設定するためには、メインメモリの
データをキャッシュメモリに複数回書き込むという動作
が必要である。その上で、LRUビットメモリ８が所望の
値に設定されていることを確認するためには、キャッシ
ュメモリよりの複数回の読み出し動作とメインメモリの
データをキャッシュメモリに複数回書き込むという動作
が必要である。この場合にも先と同じ理由で、テストパ
タンの作成に当っては各時点におけるLRUの状態を把握
している必要がある。
ータを書き込むことができないため、LRUビットメモリ
８を診断すべき値に設定するためには、メインメモリの
データをキャッシュメモリに複数回書き込むという動作
が必要である。その上で、LRUビットメモリ８が所望の
値に設定されていることを確認するためには、キャッシ
ュメモリよりの複数回の読み出し動作とメインメモリの
データをキャッシュメモリに複数回書き込むという動作
が必要である。この場合にも先と同じ理由で、テストパ
タンの作成に当っては各時点におけるLRUの状態を把握
している必要がある。
従来のセットアソシアティブ方式キャッシュメモリにお
けるアドレスタグメモリ５およびLRUビットメモリ８の
テストは上記のような手法で行われているため、アドレ
スタグメモリ５へ書き込むテストパタン、すなわち、タ
グアドレスをどのウェイに書き込むかを外部から簡単に
制御することができない。したがって、テストパタンの
作成においてはLRUビットの状態、すなわち、各エント
リに対してのウェイのアクセスの履歴を知る必要があ
り、テストパタンの作成を困難にする問題点がある。ま
た、第３図から明らかなように、LRUビットメモリ８自
身も外部から直接にアクセスすることができないため、
そのテストパタンを作成する場合にも上記と同様の問題
点が存在する。
けるアドレスタグメモリ５およびLRUビットメモリ８の
テストは上記のような手法で行われているため、アドレ
スタグメモリ５へ書き込むテストパタン、すなわち、タ
グアドレスをどのウェイに書き込むかを外部から簡単に
制御することができない。したがって、テストパタンの
作成においてはLRUビットの状態、すなわち、各エント
リに対してのウェイのアクセスの履歴を知る必要があ
り、テストパタンの作成を困難にする問題点がある。ま
た、第３図から明らかなように、LRUビットメモリ８自
身も外部から直接にアクセスすることができないため、
そのテストパタンを作成する場合にも上記と同様の問題
点が存在する。
この発明は、上記の問題点を解決するためになされたも
ので、タグメモリおよびLRUのテストを容易に行うこと
が可能なセットアソシアティブ方式キャッシュメモリを
得ることを目的とする。
ので、タグメモリおよびLRUのテストを容易に行うこと
が可能なセットアソシアティブ方式キャッシュメモリを
得ることを目的とする。
この発明の請求項（１）記載のセットアソシアティブ方
式キャッシュメモリは、特定のウエイを指示する外部か
らのウエイ選択信号を受けてウエイヒット信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウエイヒット信号と優先順位記憶手段からのウ
エイヒット信号のうちの一方を選択して出力する第３の
セレクタとを設けたものである。
式キャッシュメモリは、特定のウエイを指示する外部か
らのウエイ選択信号を受けてウエイヒット信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウエイヒット信号と優先順位記憶手段からのウ
エイヒット信号のうちの一方を選択して出力する第３の
セレクタとを設けたものである。
この発明の請求項（２）記載のセットアソシアティブ方
式キャッシュメモリは、特定のウエイを指示する外部か
らのウエイ選択信号を受けてウエイヒット信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウエイヒット信号と優先順位記憶手段からのウ
エイヒット信号のうちの一方を選択して出力する第３の
セレクタと、診断モード信号によりデコード回路からの
ウエイヒット信号が選択された時に、そのウエイヒット
信号に従って優先順位記憶手段の内容を更新する制御回
路とを設けたものである。
式キャッシュメモリは、特定のウエイを指示する外部か
らのウエイ選択信号を受けてウエイヒット信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウエイヒット信号と優先順位記憶手段からのウ
エイヒット信号のうちの一方を選択して出力する第３の
セレクタと、診断モード信号によりデコード回路からの
ウエイヒット信号が選択された時に、そのウエイヒット
信号に従って優先順位記憶手段の内容を更新する制御回
路とを設けたものである。
請求項（１）のセットアソシアティブ方式キャッシュメ
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウエイ選択信号によってウエイ
が選択される。
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウエイ選択信号によってウエイ
が選択される。
請求項（２）のセットアソシアティブ方式キャッシュメ
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウエイ選択信号によってウエイ
が選択されるほか、その選択結果に従って優先順位記憶
手段の内容が更新される。
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウエイ選択信号によってウエイ
が選択されるほか、その選択結果に従って優先順位記憶
手段の内容が更新される。
以下、この発明の実施例を図について説明する。
第１図はアドレスタグメモリ５のテストに最適な請求項
（１）記載のセットアソシアティブ方式キャッシュメモ
リの一実施例を示すブロック図である。この図におい
て、第３図と同一符号は同一のものを示し、12は診断モ
ード信号、13はウェイ選択信号、14はデコード回路、15
は第３のセレクタとしてのセレクタ回路、16は前記ウェ
イ選択信号13を前記デコード回路14でデコードすること
によって得られるウェイヒット信号、17は優先順位記憶
手段としての前記LRUビットメモリ８の発生するウェイ
ヒット信号である。
（１）記載のセットアソシアティブ方式キャッシュメモ
リの一実施例を示すブロック図である。この図におい
て、第３図と同一符号は同一のものを示し、12は診断モ
ード信号、13はウェイ選択信号、14はデコード回路、15
は第３のセレクタとしてのセレクタ回路、16は前記ウェ
イ選択信号13を前記デコード回路14でデコードすること
によって得られるウェイヒット信号、17は優先順位記憶
手段としての前記LRUビットメモリ８の発生するウェイ
ヒット信号である。
次に動作について説明する。
第１図に示す４ウェイセットアソシアティブ方式キャッ
シュメモリの通常動作は、第３図で示した従来例のキャ
ッシュメモリの動作と全く同じで、診断モードの動作の
みが異なる。以下に診断モードにおけるアドレスタグメ
モリのテストの手順について述べる。
シュメモリの通常動作は、第３図で示した従来例のキャ
ッシュメモリの動作と全く同じで、診断モードの動作の
みが異なる。以下に診断モードにおけるアドレスタグメ
モリのテストの手順について述べる。
まず、診断モード信号12を“1"に、ウェイ選択信号13を
選択すべきウェイに対応したレベルに設定する。ウェイ
選択信号13はキャッシュシステムの備えるウェイ数に対
応するビット数を持ち、例えば４ウェイであれば２ビッ
トとなる。次に各ウェイのアドレスタグメモリ５の内容
をクリアしておき、任意アドレスでキャッシュシステム
をアクセスする。アクセスを受けたエントリには、いず
れのウェイにもヒットすべきアドレスタグ２が存在しな
いから、外部メモリに対してデータを取り込むべく、外
部バスサイクルが発生し、先のアドレスの一部がアドレ
スタグとしてアドレスタグメモリ５に格納される。この
時診断モード信号12が“1"レベルにある場合には、セレ
クタ回路15はウェイヒット信号16を選択するので、アド
レスタグ２の書き込まれるウェイはウェイ選択信号13に
よって決定されることになる。この操作を全エントリの
全ウェイに対して繰り返し行うことによって、アドレス
タグメモリ５の全ビットに所望のテストパタンを書き込
むことができる。
選択すべきウェイに対応したレベルに設定する。ウェイ
選択信号13はキャッシュシステムの備えるウェイ数に対
応するビット数を持ち、例えば４ウェイであれば２ビッ
トとなる。次に各ウェイのアドレスタグメモリ５の内容
をクリアしておき、任意アドレスでキャッシュシステム
をアクセスする。アクセスを受けたエントリには、いず
れのウェイにもヒットすべきアドレスタグ２が存在しな
いから、外部メモリに対してデータを取り込むべく、外
部バスサイクルが発生し、先のアドレスの一部がアドレ
スタグとしてアドレスタグメモリ５に格納される。この
時診断モード信号12が“1"レベルにある場合には、セレ
クタ回路15はウェイヒット信号16を選択するので、アド
レスタグ２の書き込まれるウェイはウェイ選択信号13に
よって決定されることになる。この操作を全エントリの
全ウェイに対して繰り返し行うことによって、アドレス
タグメモリ５の全ビットに所望のテストパタンを書き込
むことができる。
この時に注意すべきは、各エントリのアドレスタグメモ
リ５に対してテストパタンを書き込んでいく際、パタン
の書き込まれるべきウェイはLRUビットメモリ８の内容
には依存せず、常にウェイ選択信号13のレベルのみに従
う点である。したがって、LRUビットメモリ８の内容を
知ることなく、任意のエントリの任意のウェイに対して
テストパタンを必ず１サイクルで書き込むことができ
る。
リ５に対してテストパタンを書き込んでいく際、パタン
の書き込まれるべきウェイはLRUビットメモリ８の内容
には依存せず、常にウェイ選択信号13のレベルのみに従
う点である。したがって、LRUビットメモリ８の内容を
知ることなく、任意のエントリの任意のウェイに対して
テストパタンを必ず１サイクルで書き込むことができ
る。
したがって、このキャッシュシステムの全エントリを適
当なアドレスパタン群、すなわち、キャッシュがヒット
すべきアドレスパタン群及びヒットせざるべきアドレス
パタン群で順次アクセスして、キャッシュがヒット、ミ
スヒットの判定を正しく行うか否かを調べることによ
り、アドレスタグメモリ５のテストを行うことができ
る。
当なアドレスパタン群、すなわち、キャッシュがヒット
すべきアドレスパタン群及びヒットせざるべきアドレス
パタン群で順次アクセスして、キャッシュがヒット、ミ
スヒットの判定を正しく行うか否かを調べることによ
り、アドレスタグメモリ５のテストを行うことができ
る。
また、第２図はLRUビットメモリ８のテストに最適な請
求項（２）記載のセットアソシアティブキャッシュメモ
リの一実施例を示すブロック図である。この図におい
て、第１図と同一符号は同一のものを示し、18は制御回
路で、診断モード時にはウェイ選択信号13をデコードし
て得られるウェイヒット信号16で指定されたウェイが、
アクセスされたものとしてLRUビットメモリ８を更新す
る機能を持つ。
求項（２）記載のセットアソシアティブキャッシュメモ
リの一実施例を示すブロック図である。この図におい
て、第１図と同一符号は同一のものを示し、18は制御回
路で、診断モード時にはウェイ選択信号13をデコードし
て得られるウェイヒット信号16で指定されたウェイが、
アクセスされたものとしてLRUビットメモリ８を更新す
る機能を持つ。
したがって、この実施例によれば、アドレスタグメモリ
５のテストを先の手順で実施する際、各時点におけるLR
Uビットメモリ８のビット内容を非常に簡単な論理から
把握できる。LRUビットメモリ８が所望の値に設定され
ているか否かはその後の数回にわたる読み出し操作で間
接的に知る必要があるが、その設定操作は上記のように
簡単に行うことができる。
５のテストを先の手順で実施する際、各時点におけるLR
Uビットメモリ８のビット内容を非常に簡単な論理から
把握できる。LRUビットメモリ８が所望の値に設定され
ているか否かはその後の数回にわたる読み出し操作で間
接的に知る必要があるが、その設定操作は上記のように
簡単に行うことができる。
以上説明したように、この発明の請求項（１）記載のセ
ットアソシアティブ方式キャッシュメモリは、特定のウ
エイを指示する外部からのウエイ選択信号を受けてウエ
イヒット信号を生成するデコード回路と、診断モード信
号を受けてデコード回路からのウエイヒット信号と優先
順位記憶手段からのウエイヒット信号のうちの一方を選
択して出力する第３のセレクタとを設けたので、ウエイ
の選択を外部から直接行うことが可能になり、アドレス
タグメモリの診断のためのテストパタン作成のアルゴリ
ズムが非常に簡単化されるという効果がある。
ットアソシアティブ方式キャッシュメモリは、特定のウ
エイを指示する外部からのウエイ選択信号を受けてウエ
イヒット信号を生成するデコード回路と、診断モード信
号を受けてデコード回路からのウエイヒット信号と優先
順位記憶手段からのウエイヒット信号のうちの一方を選
択して出力する第３のセレクタとを設けたので、ウエイ
の選択を外部から直接行うことが可能になり、アドレス
タグメモリの診断のためのテストパタン作成のアルゴリ
ズムが非常に簡単化されるという効果がある。
また、請求項（２）記載のセットアソシアティブ方式キ
ャッシュメモリは、特定のウエイを指示する外部からの
ウエイ選択信号を受けてウエイヒット信号を生成するデ
コード回路と、診断モード信号を受けてデコード回路か
らのウエイヒット信号と優先順位記憶手段からのウエイ
ヒット信号のうちの一方を選択して出力する第３のセレ
クタと、診断モード信号によりデコード回路からのウエ
イヒット信号が選択された時に、そのウエイヒット信号
に従って優先順位記憶手段の内容を更新する制御回路と
を設けたので、ウエイの選択を外部から直接行うことが
可能になるほか、その選択結果に従って優先順位記憶手
段の内容を更新でき、優先順位記憶手段の診断のための
テストパターン作成のアルゴリズムも非常に簡単化され
るという効果がある。
ャッシュメモリは、特定のウエイを指示する外部からの
ウエイ選択信号を受けてウエイヒット信号を生成するデ
コード回路と、診断モード信号を受けてデコード回路か
らのウエイヒット信号と優先順位記憶手段からのウエイ
ヒット信号のうちの一方を選択して出力する第３のセレ
クタと、診断モード信号によりデコード回路からのウエ
イヒット信号が選択された時に、そのウエイヒット信号
に従って優先順位記憶手段の内容を更新する制御回路と
を設けたので、ウエイの選択を外部から直接行うことが
可能になるほか、その選択結果に従って優先順位記憶手
段の内容を更新でき、優先順位記憶手段の診断のための
テストパターン作成のアルゴリズムも非常に簡単化され
るという効果がある。
第１図は請求項（１）記載のセットアソシアティブ方式
キャッシュメモリの一実施例を示すブロック図、第２図
は請求項（２）記載のセットアソシアティブ方式キャッ
シュメモリの一実施例を示すブロック図、第３図は従来
の４ウェイセットアソシアティブ方式キャッシュメモリ
のブロック図である。 図において、１はアドレス、２はアドレスタグ、３はセ
ットセレクト、４はワードセレクト、５はアドレスタグ
メモリ、６はバリッドビットメモリ、７はデータブロッ
クメモリ、８はLRUビットメモリ、９はアドレスタグ比
較器、10,11は第1,第２のセレクタ、12は診断モード信
号、13はウェイ選択信号、14はデコード回路、15はセレ
クタ回路、16,17はウェイヒット信号、18は制御回路で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
キャッシュメモリの一実施例を示すブロック図、第２図
は請求項（２）記載のセットアソシアティブ方式キャッ
シュメモリの一実施例を示すブロック図、第３図は従来
の４ウェイセットアソシアティブ方式キャッシュメモリ
のブロック図である。 図において、１はアドレス、２はアドレスタグ、３はセ
ットセレクト、４はワードセレクト、５はアドレスタグ
メモリ、６はバリッドビットメモリ、７はデータブロッ
クメモリ、８はLRUビットメモリ、９はアドレスタグ比
較器、10,11は第1,第２のセレクタ、12は診断モード信
号、13はウェイ選択信号、14はデコード回路、15はセレ
クタ回路、16,17はウェイヒット信号、18は制御回路で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】アドレスタグ，セットセレクト，ワードセ
レクトからなるアドレスを入力とし、キャッシュメモリ
内にあるデータを保持するデータブロックメモリと、前
記アドレスタグを前記データブロックメモリの内容に対
応させて記憶するアドレスタグメモリと、前記データブ
ロツク内のメモリが有効であるか無効であるかを示すバ
リッドビットメモリと、各ウエイのデータの置き換え優
先順位を記憶する優先順位記憶手段と、前記アドレスタ
グと前記アドレスタグメモリ内のデータを比較するアド
レスタグ比較器と、前記ワードセレクトによりワードデ
ータを選択する第１のセレクタと、前記アドレスタグ比
較器の出力によって前記第１のセレクタからのワードデ
ータを選択して出力する第２のセレクタとを有するセッ
トアソシアティブ方式キャッシュメモリにおいて、特定
のウエイを指示する外部からのウエイ選択信号を受けて
ウエイヒット信号を生成するデコード回路と、診断モー
ド信号を受けて前記デコード回路からのウエイヒット信
号と前記優先順位記憶手段からのウエイヒット信号のう
ちの一方を選択して出力する第３のセレクタとを設けた
ことを特徴とするセットアソシアティブ方式キャッシュ
メモリ。 - 【請求項２】アドレスタグ，セットセレクト，ワードセ
レクトからなるアドレスを入力とし、キャッシュメモリ
内にあるデータを保持するデータブロックメモリと、前
記アドレスタグを前記データブロックメモリの内容に対
応させて記憶するアドレスタグメモリと、前記データブ
ロツク内のメモリが有効であるか無効であるかを示すバ
リッドビットメモリと、各ウエイのデータの置き換え優
先順位を記憶する優先順位記憶手段と、前記アドレスタ
グと前記アドレスタグメモリ内のデータを比較するアド
レスタグ比較器と、前記ワードセレクトによりワードデ
ータを選択する第１のセレクタと、前記アドレスタグ比
較器の出力によって前記第１のセレクタからのワードデ
ータを選択して出力する第２のセレクタとを有するセッ
トアソシアティブ方式キャッシュメモリにおいて、特定
のウエイを指示する外部からのウエイ選択信号を受けて
ウエイヒット信号を生成するデコード回路と、診断モー
ド信号を受けて前記デコード回路からのウエイヒット信
号と前記優先順位記憶手段からのウエイヒット信号のう
ちの一方を選択して出力する第３のセレクタと、前記診
断モード信号により前記デコード回路からのウエイヒッ
ト信号が選択された時に、そのウエイヒット信号に従っ
て前記優先順位記憶手段の内容を更新する制御回路とを
設けたことを特徴とするセットアソシアティブ方式キャ
ッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200627A JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200627A JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0363849A JPH0363849A (ja) | 1991-03-19 |
| JPH0795309B2 true JPH0795309B2 (ja) | 1995-10-11 |
Family
ID=16427525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200627A Expired - Lifetime JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795309B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072168A (ja) * | 2004-09-06 | 2006-03-16 | The Pack Corp | 変化するモアレにより立体的視覚効果の得られるシート体及びその製造方法並びに袋体 |
-
1989
- 1989-08-02 JP JP1200627A patent/JPH0795309B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363849A (ja) | 1991-03-19 |
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