JPH084134B2 - デバイスシミュレータ - Google Patents
デバイスシミュレータInfo
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- JPH084134B2 JPH084134B2 JP62288723A JP28872387A JPH084134B2 JP H084134 B2 JPH084134 B2 JP H084134B2 JP 62288723 A JP62288723 A JP 62288723A JP 28872387 A JP28872387 A JP 28872387A JP H084134 B2 JPH084134 B2 JP H084134B2
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- Japan
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- matrix
- unit
- semiconductor device
- solution
- equation
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Description
【発明の詳細な説明】 〔概要〕 半導体デバイスの動作を示す連立方程式を間接法によ
り解くことにより、半導体デバイスの各パラメータの解
析を行なうデバイスシミュレータに関し、 半導体デバイスの素子形状がどのようなものであって
も、高速に解析を行なうことを目的とし、 解析すべき半導体デバイスの各情報を入力装置により
入力し、それに基づき解析条件設定部及びシミュレーシ
ョン初期設定部により夫々解析条件設定及びシミュレー
ション初期設定を行ない、シミュレーション実行制御部
により、ポアソンの式の行列作成部，電子電流連続の式
の行列作成部及び正孔電流連続の式の行列作成部により
夫々作成された各行列方程式 Ａ・Ｘ＝ｂ （ただし、Ａは係数行列,Xは解法すべき行列,bは既知の
行列） を順次に不完全LU分解処理部に供給して、該係数行列Ａ
を下三角行列Ｌと上三角行列Ｕとに不完全LU分解を行な
わせ、該不完全LU分解して得られた行列（Ｌ・Ｕ）を用
いて間接法行列演算部において間接法により演算を繰り
返して行列Ｘの各要素の解を求め、該解をシミュレーシ
ョン実行制御部の制御の下にシミュレーション後処理部
を介して出力装置へ出力するデバイスシミュレータであ
って、該ポアソンの式の行列作成部，電子電流連続の式
の行列作成部及び正孔電流連続の式の行列作成部は前記
係数行列Ａとして、前記半導体デバイスの形状に無関係
に該半導体デバイスを矩形のワーク領域にあてはめ、該
ワーク領域中の該半導体デバイスが存在する領域の離散
点の夫々についての要素と共に、該半導体デバイスが存
在しない非解析領域の離散点と境界領域の夫々について
の要素のうち対角成分となる要素は整数，その他の要素
は“0"なる値のダミーからなる行列を生成する手段であ
り、該間接法行列演算部は、前記行列（Ｌ・Ｕ）を用い
て要素数増加型不完全LU分解法により該半導体デバイス
の解析領域と境界領域との夫々について別々に処理する
演算部であるように構成する。
り解くことにより、半導体デバイスの各パラメータの解
析を行なうデバイスシミュレータに関し、 半導体デバイスの素子形状がどのようなものであって
も、高速に解析を行なうことを目的とし、 解析すべき半導体デバイスの各情報を入力装置により
入力し、それに基づき解析条件設定部及びシミュレーシ
ョン初期設定部により夫々解析条件設定及びシミュレー
ション初期設定を行ない、シミュレーション実行制御部
により、ポアソンの式の行列作成部，電子電流連続の式
の行列作成部及び正孔電流連続の式の行列作成部により
夫々作成された各行列方程式 Ａ・Ｘ＝ｂ （ただし、Ａは係数行列,Xは解法すべき行列,bは既知の
行列） を順次に不完全LU分解処理部に供給して、該係数行列Ａ
を下三角行列Ｌと上三角行列Ｕとに不完全LU分解を行な
わせ、該不完全LU分解して得られた行列（Ｌ・Ｕ）を用
いて間接法行列演算部において間接法により演算を繰り
返して行列Ｘの各要素の解を求め、該解をシミュレーシ
ョン実行制御部の制御の下にシミュレーション後処理部
を介して出力装置へ出力するデバイスシミュレータであ
って、該ポアソンの式の行列作成部，電子電流連続の式
の行列作成部及び正孔電流連続の式の行列作成部は前記
係数行列Ａとして、前記半導体デバイスの形状に無関係
に該半導体デバイスを矩形のワーク領域にあてはめ、該
ワーク領域中の該半導体デバイスが存在する領域の離散
点の夫々についての要素と共に、該半導体デバイスが存
在しない非解析領域の離散点と境界領域の夫々について
の要素のうち対角成分となる要素は整数，その他の要素
は“0"なる値のダミーからなる行列を生成する手段であ
り、該間接法行列演算部は、前記行列（Ｌ・Ｕ）を用い
て要素数増加型不完全LU分解法により該半導体デバイス
の解析領域と境界領域との夫々について別々に処理する
演算部であるように構成する。
本発明はデバイスシミュレータに係り、特に半導体デ
バイスの動作を示す連立方程式を間接法により解くこと
により、半導体デバイスの各パラメータの解析を行なう
デバイスシミュレータに関する。
バイスの動作を示す連立方程式を間接法により解くこと
により、半導体デバイスの各パラメータの解析を行なう
デバイスシミュレータに関する。
超大規模集積回路（VLSI）の集積度や応答速度を高め
るにはデバイスを微細化する必要があり、そのために経
験によりサブミクロン素子を開発することは時間的にも
またコスト的にも困難である。
るにはデバイスを微細化する必要があり、そのために経
験によりサブミクロン素子を開発することは時間的にも
またコスト的にも困難である。
そこで、VLSIの半導体デバイスの研究開発のために
は、デバイスの内部状態と外部特性をシミュレーション
によって予め把握するデバイスシミュレータが必要とさ
れる。そして、このデバイスシミュレータは、どのよう
な形状のデバイスに対しても、高収束，高精度，高速性
をもって解析することが必要とされる。
は、デバイスの内部状態と外部特性をシミュレーション
によって予め把握するデバイスシミュレータが必要とさ
れる。そして、このデバイスシミュレータは、どのよう
な形状のデバイスに対しても、高収束，高精度，高速性
をもって解析することが必要とされる。
デバイスシミュレータにより解析すべき半導体デバイ
スとして、例えば第６図に示す如く厚さ８μｍの基板21
上にソース領域22とドレイン領域23とが夫々２μｍ程度
の幅で形成され、更に二酸化シリコン（SiO2）よりなる
酸化膜24が幅１μm,膜厚300Å程度で形成されたMOS型電
界効果トランジスタ（FET）を解析する場合、まず半導
体内部を記述する３つの基本方程式（ポアソンの式，電
子電流連続の式，正孔電流連続の式）をたてる。
スとして、例えば第６図に示す如く厚さ８μｍの基板21
上にソース領域22とドレイン領域23とが夫々２μｍ程度
の幅で形成され、更に二酸化シリコン（SiO2）よりなる
酸化膜24が幅１μm,膜厚300Å程度で形成されたMOS型電
界効果トランジスタ（FET）を解析する場合、まず半導
体内部を記述する３つの基本方程式（ポアソンの式，電
子電流連続の式，正孔電流連続の式）をたてる。
ここで、ポアソンの式は であり、電流連続の式は夫々 である。ただし、（１）〜（３）式中、εは誘導率、Ｖ
は電位、ｑは電荷量、Ndはドナー濃度、Naはアクセプタ
濃度、ｐは正孔密度、ｎは電子密度、Jp,Jnは電流密
度、Ｕは生成・再結合項を表わす。
は電位、ｑは電荷量、Ndはドナー濃度、Naはアクセプタ
濃度、ｐは正孔密度、ｎは電子密度、Jp,Jnは電流密
度、Ｕは生成・再結合項を表わす。
ポアソンの式は閉曲面を通る電場 の全電束は閉曲面内の全電荷に等しいことを示してお
り、また電流連続の式は、或る微小区間でのの電流（密
度）の増分がその領域でのキャリアの時間変化分に等し
いことを示している。
り、また電流連続の式は、或る微小区間でのの電流（密
度）の増分がその領域でのキャリアの時間変化分に等し
いことを示している。
上記の（１）〜（３）式を解き、電位Ｖ、正孔密度ｐ
及び電子密度ｎを求めるわけであるが、２階偏微分方程
式を解くのは難しいので、有限差分法を用いて離散化を
行なう。ここで、ポアソンの方程式は右辺のn,pが電位
Ｖの関数であり、非線形なのどで、ニュートン法を用い
て線形化する。
及び電子密度ｎを求めるわけであるが、２階偏微分方程
式を解くのは難しいので、有限差分法を用いて離散化を
行なう。ここで、ポアソンの方程式は右辺のn,pが電位
Ｖの関数であり、非線形なのどで、ニュートン法を用い
て線形化する。
すなわち、解析対象のMOS型FETを第７図（Ａ）に示す
如く、MOS型FET内部の解析領域を複数個の長方形のメッ
シュに分割し、それにより得られる複数の離散点（メッ
シュの交点でグリッドともいう）を想定し、各離散点夫
々における物理量をその周囲の物理量と共に表わす。例
えば、任意の離散点（ｊ・ｋ）における電位VjkはVjkの
他に、V(j-1)k,Vj(k-1),Vj(k+1),V(j+1)kを用いて式
（１）より A1jk・Vjk−A2jk・V(j-1)k −A3jk・V(j+1)k−A4jk・Vi(k-1) −A5jk・Vj(k+1)＝A6 （４） で表わすことができる。
如く、MOS型FET内部の解析領域を複数個の長方形のメッ
シュに分割し、それにより得られる複数の離散点（メッ
シュの交点でグリッドともいう）を想定し、各離散点夫
々における物理量をその周囲の物理量と共に表わす。例
えば、任意の離散点（ｊ・ｋ）における電位VjkはVjkの
他に、V(j-1)k,Vj(k-1),Vj(k+1),V(j+1)kを用いて式
（１）より A1jk・Vjk−A2jk・V(j-1)k −A3jk・V(j+1)k−A4jk・Vi(k-1) −A5jk・Vj(k+1)＝A6 （４） で表わすことができる。
同様に他の離散点の夫々について上記の式を得ると、
第７図（Ｂ）に示す如く Ａ・Ｖ＝ｂ （５） なる行列方程式が得られる。
第７図（Ｂ）に示す如く Ａ・Ｖ＝ｂ （５） なる行列方程式が得られる。
他の２つの正孔と電子の電流連続方程式についても同
様にして離散化を行なって（５）式と同様の行列方程式
を求めていた。
様にして離散化を行なって（５）式と同様の行列方程式
を求めていた。
この（５）式の行列方程式の解法としては直接法
（ガウス消去法，クラウト法など）と、間接法（逐次
過剰緩和法（SOR）法，要素数増加型不完全LU分解CGS
（ILUCGS）法など）とがある。
（ガウス消去法，クラウト法など）と、間接法（逐次
過剰緩和法（SOR）法，要素数増加型不完全LU分解CGS
（ILUCGS）法など）とがある。
直接法は逆行列A-1を求めてA-1・ｂから行列Ｖの要素
（ここでは各離散点の電位）を求める方法で、丸めの誤
差がなければ有限回の演算で厳密な解が得られる。ま
た、近似解を求める場合でも、必要な演算回数は所要精
度とほぼ無関係に決まっている。
（ここでは各離散点の電位）を求める方法で、丸めの誤
差がなければ有限回の演算で厳密な解が得られる。ま
た、近似解を求める場合でも、必要な演算回数は所要精
度とほぼ無関係に決まっている。
これに対し、間接法は１つの近似解から出発し、反復
１回毎に、より高精度の解を得るが、たとえ丸めの誤差
がなくても厳密な解を得るには無限回の反復を必要と
し、解の精度は反復回数に依存する。
１回毎に、より高精度の解を得るが、たとえ丸めの誤差
がなくても厳密な解を得るには無限回の反復を必要と
し、解の精度は反復回数に依存する。
しかし、直接法は前記したように逆行列A-1を求める
必要があるが、この逆行列A-1はスパースな大行列なの
で、計算量，メモリ容量，計算時間が極めて大となるた
め、従来は逆行列A-1を使わずに、間接法により解を求
めていた。
必要があるが、この逆行列A-1はスパースな大行列なの
で、計算量，メモリ容量，計算時間が極めて大となるた
め、従来は逆行列A-1を使わずに、間接法により解を求
めていた。
上記の間接法によれば、（５）式中の係数行列Ａを用
いることになるが、従来は入力されたデバイス形状の内
部の離散点についてこの係数行列Ａを作成していたか
ら、第６図に示すMOS型FETの場合は酸化膜17の形状によ
り、係数行列Ａの周期が変化してしまい、汎用性に乏し
いという問題点があった。
いることになるが、従来は入力されたデバイス形状の内
部の離散点についてこの係数行列Ａを作成していたか
ら、第６図に示すMOS型FETの場合は酸化膜17の形状によ
り、係数行列Ａの周期が変化してしまい、汎用性に乏し
いという問題点があった。
また、従来はデバイスの外縁をなす境界領域は非離散
点とし、解析を行なっていなかった。
点とし、解析を行なっていなかった。
更に、半導体デバイスは近年益々微細化，高集積化の
傾向にあるため、不純物分布や素子形状の複雑化が進
み、場所による電界，キャリア密度の変化が大きくなっ
た結果、前記係数行列の非対称性，非正定値性が強くな
り、従来の方法では収束が不充分となり、計算時間が長
くなり、解が得られない場合もあった。
傾向にあるため、不純物分布や素子形状の複雑化が進
み、場所による電界，キャリア密度の変化が大きくなっ
た結果、前記係数行列の非対称性，非正定値性が強くな
り、従来の方法では収束が不充分となり、計算時間が長
くなり、解が得られない場合もあった。
本発明は以上の点に鑑みてなされたもので、半導体デ
バイスの素子形状がどのようなものであっても、高速に
解析を行なうことができるデバイスシミュレータを提供
することを目的とする。
バイスの素子形状がどのようなものであっても、高速に
解析を行なうことができるデバイスシミュレータを提供
することを目的とする。
第１図は本発明の原理ブロック図を示す。同図中、１
は入力装置、２は解析条件設定部、３はシミュレーショ
ン初期設定部、４はシミュレーション実行制御部、5,6
及び７は夫々ポアソンの式，電子電流連続の式及び正孔
電流連続の式を作成する行列作成部、８は行列の不完全
LU分解処理部、９は間接法行列計算部、10はシミュレー
ション後処理部、11は解を出力する出力装置である。
は入力装置、２は解析条件設定部、３はシミュレーショ
ン初期設定部、４はシミュレーション実行制御部、5,6
及び７は夫々ポアソンの式，電子電流連続の式及び正孔
電流連続の式を作成する行列作成部、８は行列の不完全
LU分解処理部、９は間接法行列計算部、10はシミュレー
ション後処理部、11は解を出力する出力装置である。
本発明は行列作成部5,6及び７により夫々作成される
行列方程式Ａ・Ｘ＝ｂ（ただし、Ａは係数行列,Xは解法
すべき行列,bは既知の行列）中の各々の係数行列Ａの作
成と、間接法行列計算部９の計算処理に特徴がある。
行列方程式Ａ・Ｘ＝ｂ（ただし、Ａは係数行列,Xは解法
すべき行列,bは既知の行列）中の各々の係数行列Ａの作
成と、間接法行列計算部９の計算処理に特徴がある。
すなわち、行列作成部5,6及び７の夫々は係数行列Ａ
として、半導体デバイスの形状に無関係に半導体デバイ
スを矩形のワーク領域にあてはめ、ワーク領域中の半導
体デバイスが存在する領域の離散点の夫々についての要
素と共に、半導体デバイスが存在しない非解析領域の離
散点の夫々についての要素のうち対角成分となる要素は
整数、その他の要素は“0"なる値のダミーからなる行列
を生成する。
として、半導体デバイスの形状に無関係に半導体デバイ
スを矩形のワーク領域にあてはめ、ワーク領域中の半導
体デバイスが存在する領域の離散点の夫々についての要
素と共に、半導体デバイスが存在しない非解析領域の離
散点の夫々についての要素のうち対角成分となる要素は
整数、その他の要素は“0"なる値のダミーからなる行列
を生成する。
また間接法行列演算部９は、不完全LU分解して得られ
た行列（Ｌ・Ｕ）を用いて要素数増加型不完全LU分解
（ILUCGS:Incomplete LU Conjugate Gradient Square
d）法を適用して半導体デバイスの解析領域と境界領域
との夫々について別々に処理を行なって行列Ｘの要素を
算出する。
た行列（Ｌ・Ｕ）を用いて要素数増加型不完全LU分解
（ILUCGS:Incomplete LU Conjugate Gradient Square
d）法を適用して半導体デバイスの解析領域と境界領域
との夫々について別々に処理を行なって行列Ｘの要素を
算出する。
入力装置１により入力される半導体デバイスの形状が
例えば第２図（Ａ）に14で示す如く、第６図に示したMO
S型FETの構造断面と同様であるものとすると、行列作成
部5,6及び７の夫々は素子形状に無関係に第２図（Ａ）
に示す如く矩形のワーク領域15にそれをあてはめて第２
図（Ｂ）に示す如き行列方程式Ａ・Ｘ＝ｂを作成する。
例えば第２図（Ａ）に14で示す如く、第６図に示したMO
S型FETの構造断面と同様であるものとすると、行列作成
部5,6及び７の夫々は素子形状に無関係に第２図（Ａ）
に示す如く矩形のワーク領域15にそれをあてはめて第２
図（Ｂ）に示す如き行列方程式Ａ・Ｘ＝ｂを作成する。
このうち、上記の係数行列Ａは第２図（Ａ）に示すワ
ーク領域15中、半導体デバイス14が存在する領域（これ
は解析領域16と境界領域17及18とからなる）の離散点
（メッシュの交点）の夫々についての要素の他に、半導
体デバイス14が存在しない非解析領域19及び20の離散点
の夫々の要素がダミーＤとして代入された行列で、この
ダミーＤのうち行列の対角成分の値は例えば“1"、それ
以外のダミーの値は“0"とされている。
ーク領域15中、半導体デバイス14が存在する領域（これ
は解析領域16と境界領域17及18とからなる）の離散点
（メッシュの交点）の夫々についての要素の他に、半導
体デバイス14が存在しない非解析領域19及び20の離散点
の夫々の要素がダミーＤとして代入された行列で、この
ダミーＤのうち行列の対角成分の値は例えば“1"、それ
以外のダミーの値は“0"とされている。
ダミーＤの値をこのように選定した理由は、その後の
行列の不完全LU分解処理部８による不完全LU分解時に、
係数行列Ａの対角項の各要素で除算する演算を行なう過
程があり、その際に対角項の各要素が“0"だとエラーと
なるので対角項のダミーＤについては整数“1"を入れ、
また対策項以外のダミーＤを“0"とすることにより、こ
のダミーＤと乗算されて得られる行列Ｘの要素ｘは最終
的にすべて“0"となり、計算上ダミーＤの影響を全く受
けないようにすることができるからである。
行列の不完全LU分解処理部８による不完全LU分解時に、
係数行列Ａの対角項の各要素で除算する演算を行なう過
程があり、その際に対角項の各要素が“0"だとエラーと
なるので対角項のダミーＤについては整数“1"を入れ、
また対策項以外のダミーＤを“0"とすることにより、こ
のダミーＤと乗算されて得られる行列Ｘの要素ｘは最終
的にすべて“0"となり、計算上ダミーＤの影響を全く受
けないようにすることができるからである。
一方、上記の如くダミーＤを代入することにより、素
子形状によらず係数行列Ａは常に一定の周期となり、ま
たゼロ成分の多いバンド状で表わすことができ、演算が
簡単となる。
子形状によらず係数行列Ａは常に一定の周期となり、ま
たゼロ成分の多いバンド状で表わすことができ、演算が
簡単となる。
また、境界領域17,18については通常シミュレーショ
ン初期設定部３においてディリクレ（Dirichlet）条件
（前記（１）式中のV,n,pを夫々固定値にする）を適用
し、第２図（Ａ）の左右端部の自然境界についてもノイ
マン（Neumann）条件（法線方向の微係数＝０）を適用
する。このため従来は実際の係数行列として計算すると
きは、これらの領域は非解析領域として扱ってきた。
ン初期設定部３においてディリクレ（Dirichlet）条件
（前記（１）式中のV,n,pを夫々固定値にする）を適用
し、第２図（Ａ）の左右端部の自然境界についてもノイ
マン（Neumann）条件（法線方向の微係数＝０）を適用
する。このため従来は実際の係数行列として計算すると
きは、これらの領域は非解析領域として扱ってきた。
しかし、後述のILUCGS法による計算処理中。誤差の尺
度を最小化するような方向ベクトルの計算に際して、境
界領域を考慮に入れた場合と入れない場合では求める方
向ベクトルにずれが生じてくる。このため、本発明では
前記した非解析領域と同様に、境界領域17,18について
もダミー処理を施した係数行列Ａを作成した。
度を最小化するような方向ベクトルの計算に際して、境
界領域を考慮に入れた場合と入れない場合では求める方
向ベクトルにずれが生じてくる。このため、本発明では
前記した非解析領域と同様に、境界領域17,18について
もダミー処理を施した係数行列Ａを作成した。
このようにして、素子構造，素子形状の変化による影
響を全く受けない係数行列Ａを得ることができる。
響を全く受けない係数行列Ａを得ることができる。
行列作成部５により作成されたポアソンの式に基づく
行列方程式は第１図のシミュレーション実行制御部４の
制御の下に行列の不完全LU分解処理部８に供給され、こ
こで係数行列Ａが下三角行列Ｌと上三角行列Ｕとに不完
全LU分解されて行列（Ｌ・Ｕ）とされた後、間接法行列
演算部９に供給され、ここでCGS法を適用し、また半導
体デバイスの解析領域と境界領域との夫々について別々
に解が収束するまで演算を繰り返して行列Ｘの各要素の
解が算出される。
行列方程式は第１図のシミュレーション実行制御部４の
制御の下に行列の不完全LU分解処理部８に供給され、こ
こで係数行列Ａが下三角行列Ｌと上三角行列Ｕとに不完
全LU分解されて行列（Ｌ・Ｕ）とされた後、間接法行列
演算部９に供給され、ここでCGS法を適用し、また半導
体デバイスの解析領域と境界領域との夫々について別々
に解が収束するまで演算を繰り返して行列Ｘの各要素の
解が算出される。
この解の算出が終ると、同様にして行列作成部６によ
り作成された電子電流連続の式に基づく行列程式と行列
作成部７により作成された正孔電流連続の式に基づく行
列方程式についても順次に解が算出される。
り作成された電子電流連続の式に基づく行列程式と行列
作成部７により作成された正孔電流連続の式に基づく行
列方程式についても順次に解が算出される。
ここで、上記の間接法行列計算部９による解析領域と
境界領域との別々の処理について更に詳細に説明する
に、例えば第３図に示す如く半導体デバイス14の離散点
（解析点）が横方向に８個，縦方向に７個の計56個ある
ものとし、夫々の離散点における電位（ポテンシャル）
をV1,V2,…,V56とすると、形成される行列方程式は次の
ようになる。
境界領域との別々の処理について更に詳細に説明する
に、例えば第３図に示す如く半導体デバイス14の離散点
（解析点）が横方向に８個，縦方向に７個の計56個ある
ものとし、夫々の離散点における電位（ポテンシャル）
をV1,V2,…,V56とすると、形成される行列方程式は次の
ようになる。
ここで、上式中、左端の係数行列Ａは56×56行,56×56
列の行列で、斜線部が境界領域の係数，空白部が解析領
域の係数（記載省略）を示す。
列の行列で、斜線部が境界領域の係数，空白部が解析領
域の係数（記載省略）を示す。
通常、計算機を用いてこの演算を行なう場合、夫々の
係数に対して配列を与えてやり、計算の際にはその配列
から値を引いてくることにより演算する。いま、係数A1
に対して配列を与えてやり、各々の要素をA1（１）,A1
（２），…,A1（56）とする。他の係数に対しても同様
の処理を施す。
係数に対して配列を与えてやり、計算の際にはその配列
から値を引いてくることにより演算する。いま、係数A1
に対して配列を与えてやり、各々の要素をA1（１）,A1
（２），…,A1（56）とする。他の係数に対しても同様
の処理を施す。
これを用いてILUCGS法の中の任意の一つの計算式r0＝
ｂ−Ax0による計算を行なう場合を考えると、次式で計
算が行なわれる。
ｂ−Ax0による計算を行なう場合を考えると、次式で計
算が行なわれる。
r0（１）＝ｂ（Ｉ）−A1（Ｉ）×x0（Ｉ） −A2（Ｉ）×x0（Ｉ−１） −A3（Ｉ）×x0（Ｉ＋１） −A4（Ｉ）×x0（Ｉ−８） −A5（Ｉ）×x0（Ｉ＋８） （７） これをすべての離散点について計算する場合、離散点の
数Ｉは第３図に示したように全部で56個なので、Ｉを１
から56まで変化させる。
数Ｉは第３図に示したように全部で56個なので、Ｉを１
から56まで変化させる。
すると、例えばＩ＝１のときx0（Ｉ−８）はx0（−
７）となり、またＩ＝56のときx0（Ｉ＋８）はx0（64）
となってしまうので、この部分の配列もワーク領域とし
て確保しなくてはならない。このためには、予め配列を
A1（−７）〜A1（64）と大きくとることによって行なう
ことが考えられる。しかし、そうするとワーク領域が大
きいので計算機の使用メモリが増大してしまう。
７）となり、またＩ＝56のときx0（Ｉ＋８）はx0（64）
となってしまうので、この部分の配列もワーク領域とし
て確保しなくてはならない。このためには、予め配列を
A1（−７）〜A1（64）と大きくとることによって行なう
ことが考えられる。しかし、そうするとワーク領域が大
きいので計算機の使用メモリが増大してしまう。
そこで、本発明では境界領域（Ｉ＝１〜8,49〜56）と
解析領域（Ｉ＝９〜48）とに別けて順次計算し、境界領
域の計算時に、Ｉ＝１〜８のときは（７）式中のA4
（Ｉ）×x0（Ｉ−８）の項を削除し、Ｉ＝49〜56のとき
は（７）式中のA5（Ｉ）×x0（Ｉ＋８）を削除すること
により、A1（Ｉ）〜A5（Ｉ）,b（Ｉ）すべて56個の配列
で計算できるようにしたものである。
解析領域（Ｉ＝９〜48）とに別けて順次計算し、境界領
域の計算時に、Ｉ＝１〜８のときは（７）式中のA4
（Ｉ）×x0（Ｉ−８）の項を削除し、Ｉ＝49〜56のとき
は（７）式中のA5（Ｉ）×x0（Ｉ＋８）を削除すること
により、A1（Ｉ）〜A5（Ｉ）,b（Ｉ）すべて56個の配列
で計算できるようにしたものである。
上記のようにして、間接法行列計算部９により求めら
れた解は、第１図においてシミュレーション実行制御部
４の制御の下にシミュレーション後処理部10を介して出
力装置11へ出力される。
れた解は、第１図においてシミュレーション実行制御部
４の制御の下にシミュレーション後処理部10を介して出
力装置11へ出力される。
第４図は本発明の要部の一実施例の動作説明用フロー
チャートを示す、。まず、前記した入力装置により基本
方程式、素子構造及び素子形状の代入が行なわれ（ステ
ップS1）、解析条件や初期値、境界値が前記解析条件設
定部２及びシミュレーション初期設定部３で行なわれた
後、前記シミュレーション実行制御部４を通して入力さ
れる情報に基づき、行列作成部５により（１）式のポア
ソンの式の離散化が行なわれ（第４図中、ステップ
S2）、（５）式の行列方程式が作成された後、係数行列
Ａについて前記した方法でダミー処理が施され、素子形
状の影響を受けない係数行列にされる（同、ステップ
S3）。
チャートを示す、。まず、前記した入力装置により基本
方程式、素子構造及び素子形状の代入が行なわれ（ステ
ップS1）、解析条件や初期値、境界値が前記解析条件設
定部２及びシミュレーション初期設定部３で行なわれた
後、前記シミュレーション実行制御部４を通して入力さ
れる情報に基づき、行列作成部５により（１）式のポア
ソンの式の離散化が行なわれ（第４図中、ステップ
S2）、（５）式の行列方程式が作成された後、係数行列
Ａについて前記した方法でダミー処理が施され、素子形
状の影響を受けない係数行列にされる（同、ステップ
S3）。
次にシミュレーション実行制御部４の制御の下に上記
のポアソンの式に基づく行列方程式中の係数行列Ａを行
列の不完全LU分解処理部８により不完全LU分解して固有
値を対角項に密集させ（第４図中、ステップS4）、これ
により得られた行列（Ｌ・Ｕ）に基づいてCGS法を適用
して行列Ｘの要素解を得る。
のポアソンの式に基づく行列方程式中の係数行列Ａを行
列の不完全LU分解処理部８により不完全LU分解して固有
値を対角項に密集させ（第４図中、ステップS4）、これ
により得られた行列（Ｌ・Ｕ）に基づいてCGS法を適用
して行列Ｘの要素解を得る。
間接法の一つであるILUCGS法のアルゴリズム自体は公
知である（例えば、佐藤成生地：“デバイスシミュレー
タ用の高収束な行列計算方法",電子通信学会論文誌,'86
/11 vol.J69−C No.11,p,1396）。
知である（例えば、佐藤成生地：“デバイスシミュレー
タ用の高収束な行列計算方法",電子通信学会論文誌,'86
/11 vol.J69−C No.11,p,1396）。
すなわち、第４図中、近似解ベクトルの初期値x0を与
え、残差ベクトルr0を計算し（ステップS5）、残差ベク
トルr0を用いて勾配α，第ｋ回の反復による次の解ベク
トルxk+1の計算（h:ワーク）を順次に行なった後（ステ
ップS6）、収束判定をし（ステップS7）、収束していな
い場合は得られた解ベクトルを用いて第ｋ回の反復にお
ける残差ベクトルrk+1を求め、前の残差ベクトルと比較
して誤差ベクトルが最小になるように勾配βｋと方向ベ
クトルPk+1の計算（e:ワーク）を行なう（境界領域含
む：ステップS8）。その後に得られた方向ベクトルPk+1
を基に真の解からのずれを予測し新たに次の近似解ベク
トルを求めた後（ステップS6）、再び収束判定を行なう
（ステップS7）。
え、残差ベクトルr0を計算し（ステップS5）、残差ベク
トルr0を用いて勾配α，第ｋ回の反復による次の解ベク
トルxk+1の計算（h:ワーク）を順次に行なった後（ステ
ップS6）、収束判定をし（ステップS7）、収束していな
い場合は得られた解ベクトルを用いて第ｋ回の反復にお
ける残差ベクトルrk+1を求め、前の残差ベクトルと比較
して誤差ベクトルが最小になるように勾配βｋと方向ベ
クトルPk+1の計算（e:ワーク）を行なう（境界領域含
む：ステップS8）。その後に得られた方向ベクトルPk+1
を基に真の解からのずれを予測し新たに次の近似解ベク
トルを求めた後（ステップS6）、再び収束判定を行なう
（ステップS7）。
以下、上記と同様にしてステップS8とS6の計算を解が
収束するまで繰り返し、解が収束した場合解を出力し
（ステップS9）、再び解の収束判定を行なう（ステップ
S10）。ここで出力解が収束していない場合は、再びス
テップS3の処理に戻り、ダミー処理を施した係数行列を
得た後、ステップS4〜S9の処理動作を行なう。これによ
り得られた解をステップS10で収束判定を再び行なう。
以下、上記と同様の動作を収束するまで繰り返し、ステ
ップS10で収束と判定された解が出力される（ステップS
11）。ここでは、ポアソンの方程式の行列方程式の解で
あり、各離散点での電位が得られる。
収束するまで繰り返し、解が収束した場合解を出力し
（ステップS9）、再び解の収束判定を行なう（ステップ
S10）。ここで出力解が収束していない場合は、再びス
テップS3の処理に戻り、ダミー処理を施した係数行列を
得た後、ステップS4〜S9の処理動作を行なう。これによ
り得られた解をステップS10で収束判定を再び行なう。
以下、上記と同様の動作を収束するまで繰り返し、ステ
ップS10で収束と判定された解が出力される（ステップS
11）。ここでは、ポアソンの方程式の行列方程式の解で
あり、各離散点での電位が得られる。
ポアソンの式に基づく行列方程式の解が得られた後
は、同様にして第４図のステップS3〜S11により電子電
流連続の式に基づく行列方程式と正孔電流連続の式に基
づく行列方程式について順番に解が求められる。そし
て、ステップS11による解の出力は第１図のシミュレー
ション後処理部10を通して出力装置11により行なわれ
る。
は、同様にして第４図のステップS3〜S11により電子電
流連続の式に基づく行列方程式と正孔電流連続の式に基
づく行列方程式について順番に解が求められる。そし
て、ステップS11による解の出力は第１図のシミュレー
ション後処理部10を通して出力装置11により行なわれ
る。
なお、前記したように第４図中、ステップS5〜S8の処
理は解析領域と境界領域について別々に、順番に行なわ
れる。
理は解析領域と境界領域について別々に、順番に行なわ
れる。
ところで、ステップS10で収束していないという判定
が得られた場合は、ステップS3,S4を経てS5に到り、こ
こで近似解ベクトルの初期値x0を与えられるが、逐次近
似法であるILUCGS法における計算速度は、この初期値x0
を如何に解に近いものを選ぶかに大きく依存する。
が得られた場合は、ステップS3,S4を経てS5に到り、こ
こで近似解ベクトルの初期値x0を与えられるが、逐次近
似法であるILUCGS法における計算速度は、この初期値x0
を如何に解に近いものを選ぶかに大きく依存する。
そこで、本実施例ではILUCGS法の近似解ベクトルの初
期値x0として前回の計算結果（すなわちステップS9で出
力された解）を初期値として用いるものである。これに
より、本実施例によれば、収束性を向上することができ
る。
期値x0として前回の計算結果（すなわちステップS9で出
力された解）を初期値として用いるものである。これに
より、本実施例によれば、収束性を向上することができ
る。
本発明者の実験によれば、第６図に示すMOS型FETのゲ
ート電圧VGを4V,ソース電圧VSを0V,バックゲート電圧V
BGを−2Vとし、ドレイン電圧VDをステップバイアスで上
げていった場合、第５図に示す如きシミュレーション結
果が得られた。同図中、縦軸は第４図中のステップS7を
含む内部ループの収束回数，横軸はステップS10を含む
外部ループの収束回数を示しており、初期値x0として前
回の計算結果を用いる本実施例の場合は第５図に実線Ｉ
で示す如くになり、初期値x0として常に０を用いた場合
の、破線で示す特性IIに比較して計算速度が約1.2倍に
高速化することが確められた。
ート電圧VGを4V,ソース電圧VSを0V,バックゲート電圧V
BGを−2Vとし、ドレイン電圧VDをステップバイアスで上
げていった場合、第５図に示す如きシミュレーション結
果が得られた。同図中、縦軸は第４図中のステップS7を
含む内部ループの収束回数，横軸はステップS10を含む
外部ループの収束回数を示しており、初期値x0として前
回の計算結果を用いる本実施例の場合は第５図に実線Ｉ
で示す如くになり、初期値x0として常に０を用いた場合
の、破線で示す特性IIに比較して計算速度が約1.2倍に
高速化することが確められた。
また、従来のガウス消去法及びSOR法と本実施例とを
夫々同一条件で第６図に示すMOS型FETについてシミュレ
ーションした場合の解析結果は、次表に示す如くになっ
た。
夫々同一条件で第６図に示すMOS型FETについてシミュレ
ーションした場合の解析結果は、次表に示す如くになっ
た。
上記表よりわかるように、本実施例によれば、従来の
ガウス消去法（直接法の一種）やSOR法（間接法の一
種）に比べて計算時間が約1.5倍以上の速さで解を得る
ことができ、更に高いバイアスまでかなり良い精度で解
くことができた。
ガウス消去法（直接法の一種）やSOR法（間接法の一
種）に比べて計算時間が約1.5倍以上の速さで解を得る
ことができ、更に高いバイアスまでかなり良い精度で解
くことができた。
上述の如く、本発明によれば、次のような数々の特長
を有するものである。
を有するものである。
半導体デバイスの素子形状に依存しない、常に一定
周期の係数行列を作成でき、汎用性があり、しかも高速
の行列解法によるシミュレーションができる。
周期の係数行列を作成でき、汎用性があり、しかも高速
の行列解法によるシミュレーションができる。
境界領域も解析点と見做し、ダミー処理を施してい
るので、ILUCGS法の解法過程においてデバイス全体を考
慮した方向ベクトルを得ることができる。
るので、ILUCGS法の解法過程においてデバイス全体を考
慮した方向ベクトルを得ることができる。
境界領域と解析領域とをILUCGS法の解法過程で別々
に、かつ、順番に処理演算しているので使用メモリ容量
を少なくすることができる。
に、かつ、順番に処理演算しているので使用メモリ容量
を少なくすることができる。
ILUCGS法の近似解ベクトルの初期値として前回の計
算結果を用いるようにしたので、初期値を常に一定値と
する場合に比し、解を短時間で得ることができる。
算結果を用いるようにしたので、初期値を常に一定値と
する場合に比し、解を短時間で得ることができる。
第１図は本発明の原理ブロック図、 第２図は本発明の要部の行列作成説明図、 第３図は本発明の境界領域の計算処理説明図、 第４図は本発明の要部の一実施例の動作説明用フロート
チャート、 第５図は本発明における収束回数の比較説明図、 第６図は解析すべきMOS型FETの一例の構造断面図、 第７図は従来の一例の行列作成説明図である。 図において １は入力装置、 ２は解析条件設定部、 ３はシミュレーション初期設定部、 ４はシミュレーション実行制御部、 ５はポアソンの式の行列作成部、 ６は電子電流連続の式の行列作成部、 ７は正孔電流連続の式の行列作成部、 ８は行列の不完全LU分解処理部、 ９は間接法行列計算部、 10はシミュレーション後処理部、 11は出力装置、 14は半導体デバイス、 15はワーク領域、 16は解析領域、 17,18は境界領域、 19,20は非解析領域 を示す。
チャート、 第５図は本発明における収束回数の比較説明図、 第６図は解析すべきMOS型FETの一例の構造断面図、 第７図は従来の一例の行列作成説明図である。 図において １は入力装置、 ２は解析条件設定部、 ３はシミュレーション初期設定部、 ４はシミュレーション実行制御部、 ５はポアソンの式の行列作成部、 ６は電子電流連続の式の行列作成部、 ７は正孔電流連続の式の行列作成部、 ８は行列の不完全LU分解処理部、 ９は間接法行列計算部、 10はシミュレーション後処理部、 11は出力装置、 14は半導体デバイス、 15はワーク領域、 16は解析領域、 17,18は境界領域、 19,20は非解析領域 を示す。
Claims (1)
- 【請求項１】解析すべき半導体デバイス（14）の各情報
を入力装置（１）により入力し、それに基づき解析条件
設定部（２）及びシミュレーション初期設定部（３）に
より夫々解析条件設定及びシミュレーション初期設定を
行ない、シミュレーション実行制御部（４）により、ポ
アソンの式の行列作成部（５），電子電流連続の式の行
列作成部（６）及び正孔電流連続の式の行列作成部
（７）により夫々作成された各行列方程式 Ａ・Ｘ＝ｂ （ただし、Ａは係数行列,Xは解法すべき行列,bは既知の
行列） を順次に不完全LU分解処理部（８）に供給して、該係数
行列Ａを下三角行列Ｌと上三角行列Ｕとに不完全LU分解
を行なわせ、該不完全LU分解して得られた行列（LU）を
用いて間接法行列演算部（９）において間接法により演
算を繰り返して行列Ｘの各要素の解を求め、該解をシミ
ュレーション実行制御部（４）の制御の下にシミュレー
ション後処理部（10）を介して出力装置（11）へ出力す
るデバイスシミュレータであって、 該ポアソンの式の行列作成部（５），電子電流連続の式
の行列作成部（６）及び正孔電流連続の式の行列作成部
（７）は前記係数行列Ａとして、前記半導体デバイス
（14）の形状に無関係に該半導体デバイス（14）を矩形
のワーク領域（15）にあてはめ、該ワーク領域（15）中
の該半導体デバイス（14）が存在する領域（16）の離散
点の夫々についての要素と共に、該半導体デバイス（1
4）が存在しない非解析領域（19,20）の離散点と境界領
域（17,18）の夫々についての要素のうち対角成分とな
る要素は整数，その他の要素は“0"なる値のダミーから
なる行列を生成する手段であり、 該間接法行列演算部（９）は、前記行列（Ｌ・Ｕ）を用
いて要素数増加型不完全LU分解法により該半導体デバイ
ス（14）の解析領域（16）と境界領域（17,18）との夫
々について別々に解が収束するまで演算を繰り返して前
記行列Ｘの各要素の解を求める演算部であることを特徴
とするデバイスシミュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288723A JPH084134B2 (ja) | 1987-11-16 | 1987-11-16 | デバイスシミュレータ |
| US08/322,367 US5684723A (en) | 1987-11-16 | 1994-10-13 | Device simulation method and device simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288723A JPH084134B2 (ja) | 1987-11-16 | 1987-11-16 | デバイスシミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129434A JPH01129434A (ja) | 1989-05-22 |
| JPH084134B2 true JPH084134B2 (ja) | 1996-01-17 |
Family
ID=17733853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288723A Expired - Lifetime JPH084134B2 (ja) | 1987-11-16 | 1987-11-16 | デバイスシミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084134B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6887857B2 (ja) * | 2017-04-12 | 2021-06-16 | キヤノン株式会社 | モータ制御装置、方法及びプログラム |
-
1987
- 1987-11-16 JP JP62288723A patent/JPH084134B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129434A (ja) | 1989-05-22 |
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