JPH088544B2 - Frame sync signal detection circuit - Google Patents
Frame sync signal detection circuitInfo
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- JPH088544B2 JPH088544B2 JP1183892A JP18389289A JPH088544B2 JP H088544 B2 JPH088544 B2 JP H088544B2 JP 1183892 A JP1183892 A JP 1183892A JP 18389289 A JP18389289 A JP 18389289A JP H088544 B2 JPH088544 B2 JP H088544B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信におけるフレーム同期信号を検出
する回路に関する。The present invention relates to a circuit for detecting a frame synchronization signal in data communication.
従来のフレーム同期の確立を検出する回路を第２図に
示す。第２図に示すように、入力インタフェース回路10
0には受信機90より１クロック毎に変化する受信データ1
30が送られて来る。このデータ130に基いて受信クロッ
ク120の１クロック毎にCPU110に割り込み140をかけるこ
とによりソフトウェアの処理を行い、入力インタフェー
ス回路100に入力された値とCPU110のソフトウェア記憶
部に記憶されたフレーム同期信号を比較することによっ
てフレーム同期を行っていた。A conventional circuit for detecting the establishment of frame synchronization is shown in FIG. As shown in FIG. 2, the input interface circuit 10
Received data that changes from the receiver 90 every 1 clock to 1
30 will be sent. Based on this data 130, software processing is performed by interrupting the CPU 110 for each clock of the reception clock 120, and the value input to the input interface circuit 100 and the frame synchronization signal stored in the software storage unit of the CPU 110 are processed. The frame synchronization was performed by comparing
上述した従来のフレーム同期信号を検出する方式にお
いてＮビット誤りに対する検出を行なう場合、受信クロ
ックの１クロック間にソフトウェアによってｍ（ｎ＋
１）（ｍはフレームパターン長）のフレーム同期信号と
の比較を行なわなければならない。データ伝送速度が遅
い場合はこの方式でもフレーム同期信号を検出すること
ができるが、伝送速度が速くなればなるほど、すなわち
クロック間隔が短くなればなるほど、ソフトウェアの処
理に要する時間が短かくなる。そして、終にはソフトウ
ェアの処理時間が足らず、フレーム同期信号を検出する
ことができなくなるという欠点をもっていた。When detecting an N-bit error in the above-mentioned conventional method for detecting a frame synchronization signal, m (n +
1) A comparison must be made with the frame synchronization signal of (m is the frame pattern length). When the data transmission rate is low, the frame synchronization signal can be detected by this method as well, but the faster the transmission rate, that is, the shorter the clock interval, the shorter the time required for software processing. Finally, there was a drawback that the processing time of the software was short and the frame synchronization signal could not be detected.
本発明の目的は前記課題を解決したフレーム同期信号
検出回路を提供することにある。An object of the present invention is to provide a frame synchronization signal detection circuit that solves the above problems.
前記目的を達成するため、本発明に係るフレーム同期
信号検出回路は、固定長のフレームパターンをヘッダと
して持ち、そのフレームパターンで同期を取ってデータ
通信を行なうシステムにおいて、受信フレームパターン
を直−並列変換する回路と、並列変換されたフレームパ
ターンでアドレスされる読み出し専用記憶素子とを有
し、前記フレームパターンおよびそのＮビット誤りを持
つパターンで前記読み出し専用記憶素子をアドレスした
ときに該読み出し専用記憶素子から同期検出信号を出力
するように構成したものである。To achieve the above object, a frame synchronization signal detection circuit according to the present invention has a fixed length frame pattern as a header, and in a system for performing data communication in synchronization with the frame pattern, the received frame pattern is serial-parallel. A read-only memory element having a circuit for converting and a read-only memory element addressed by a parallel-converted frame pattern, and the read-only memory element when the read-only memory element is addressed by the frame pattern and a pattern having an N-bit error thereof The element is configured to output a synchronization detection signal.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。
第１図に示す実施例はフレーム同期信号が16ビットであ
り、誤りビット数が１である場合の例である。FIG. 1 is a block diagram showing an embodiment of the present invention.
The embodiment shown in FIG. 1 is an example in which the frame synchronization signal is 16 bits and the number of error bits is 1.
図において、10は受信機であり、受信データおよびク
ロックの再生を行う。20は直列並列変換器であり、直列
データを16ビット並列データに変換する。30は直列並列
変換器20の出力を番地として持つ読み出し専用記憶素子
（ROM:Read Only Memory）である。また、図中、40はア
ンテナ、50は受信クロック、60は受信直列データ、70は
並列データ、80はフレーム同期信号検出出力である。In the figure, 10 is a receiver, which reproduces received data and a clock. A serial-parallel converter 20 converts serial data into 16-bit parallel data. Reference numeral 30 is a read only memory (ROM) having the output of the serial-parallel converter 20 as an address. In the figure, 40 is an antenna, 50 is a reception clock, 60 is reception serial data, 70 is parallel data, and 80 is a frame synchronization signal detection output.
実施例において、受信機10より送られて来る直列受信
データ60は直列並列変換器20によって受信クロック50に
同期した16ビット並列データに変換され、またクロック
に同期して１ビットづつシフトされていく。このデータ
が読み出し専用記憶素子（ROM）30の番地となる。読み
出し専用記憶素子（ROM）30はフレーム同期信号とその
１ビット誤り値の計17ヶ所の番地だけ出力が変化するよ
うにデータが書きこまれている。従って番地となる１ビ
ットづつ変化する16ビット並列データ70がフレーム同期
信号あるいはその１ビット誤り値と一致すると、出力が
１クロック間変化してフレーム同期信号の検出を行う。In the embodiment, the serial reception data 60 sent from the receiver 10 is converted into 16-bit parallel data which is synchronized with the reception clock 50 by the serial-parallel converter 20, and is shifted by 1 bit in synchronization with the clock. . This data becomes the address of the read-only storage element (ROM) 30. Data is written in the read-only memory element (ROM) 30 so that the output changes only at a total of 17 addresses of the frame synchronization signal and its 1-bit error value. Therefore, when the 16-bit parallel data 70 that changes by 1 bit as the address coincides with the frame synchronization signal or its 1-bit error value, the output changes for one clock to detect the frame synchronization signal.
尚、実施例ではフレーム同期信号が16ビットであり、
誤りビット数が１である場合について説明したが、これ
に限定されるものではない。In the embodiment, the frame sync signal is 16 bits,
Although the case where the number of error bits is 1 has been described, the number of error bits is not limited to this.
以上説明したように本発明は直列並列変換器の出力を
読み出し専用記憶素子（ROM）の番地として用いること
により、高速伝送に際し、フレーム同期信号及びそのＮ
ビット誤り値を検出できるという効果がある。As described above, according to the present invention, the output of the serial-parallel converter is used as the address of the read-only storage element (ROM), so that the frame synchronization signal and its N
The effect is that the bit error value can be detected.
第１図は本発明においてフレーム同期信号を16ビットと
した場合のブロック図、第２図は従来方式を示すブロッ
ク図である。 10……受信機、20……直列並列変換器 30……読み出し専用記憶素子 40……アンテナ、50……受信クロック 60……受信直列データ、70……並列データ 80……フレーム同期信号検出出力FIG. 1 is a block diagram when the frame synchronization signal is 16 bits in the present invention, and FIG. 2 is a block diagram showing a conventional system. 10 …… Receiver, 20 …… Series-parallel converter 30 …… Read-only storage element 40 …… Antenna, 50 …… Receive clock 60 …… Receive serial data, 70 …… Parallel data 80 …… Frame sync signal detection output
Claims (1)
持ち、そのフレームパターンで同期を取ってデータ通信
を行なうシステムにおいて、受信フレームパターンを直
−並列変換する回路と、並列変換されたフレームパター
ンでアドレスされる読み出し専用記憶素子とを有し、前
記フレームパターンおよびそのＮビット誤りを持つパタ
ーンで前記読み出し専用記憶素子をアドレスしたときに
該読み出し専用記憶素子から同期検出信号を出力するよ
うに構成したことを特徴とするフレーム同期信号検出回
路。1. In a system having a fixed-length frame pattern as a header and performing data communication in synchronization with the frame pattern, a circuit for serial-parallel conversion of a received frame pattern and an address with the parallel-converted frame pattern And a read-only memory element configured to output a synchronization detection signal from the read-only memory element when the read-only memory element is addressed with the frame pattern and a pattern having an N-bit error thereof. A frame synchronization signal detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (en) | 1989-07-17 | 1989-07-17 | Frame sync signal detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183892A JPH088544B2 (en) | 1989-07-17 | 1989-07-17 | Frame sync signal detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348538A JPH0348538A (en) | 1991-03-01 |
| JPH088544B2 true JPH088544B2 (en) | 1996-01-29 |
Family
ID=16143641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183892A Expired - Fee Related JPH088544B2 (en) | 1989-07-17 | 1989-07-17 | Frame sync signal detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088544B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301639A (en) * | 1987-06-01 | 1988-12-08 | Toshiba Corp | Synchronizing detecting device |
| JPS6432738A (en) * | 1987-07-29 | 1989-02-02 | Mitsubishi Electric Corp | Synchronism detecting circuit |
-
1989
- 1989-07-17 JP JP1183892A patent/JPH088544B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348538A (en) | 1991-03-01 |
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