「PMOS」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In the I/O circuit, clamp circuits (a fourth PMOS transistor M7, a fifth PMOS transistor M8) are included, and a voltage of an N-well of a first PMOS transistor M1 is clamped by using the clamp circuits M7, M8.例文帳に追加

入力/出力回路はクランプ回路（第4 PMOSトランジスタＭ7，第5PMOSトランジスタＭ8）を含み、クランプ回路Ｍ７，Ｍ８により、第1 PMOSトランジスタＭ1のNウエルの電圧がクランプされる。 - 特許庁

The main voltage line is for outputting a main voltage to the 1st PMOS transistor.例文帳に追加

該主電圧線は、該第一PMOSトランジスタに主電圧を出力する。 - 特許庁

Series circuits of a PMOS 4 and a fuse 7, and a PMOS 5 and fuse 8 are connected to the PMOS 3 in parallel.例文帳に追加

ｐＭＯＳ３には、ｐＭＯＳ４とヒューズ７、ｐＭＯＳ５とヒューズ８の直列回路が、並列に接続される。 - 特許庁

A PMOS transistor 19 is turned on/off on the basis of the source voltage of the PMOS transistor 15.例文帳に追加

このソース電圧に基づき、ＰＭＯＳトランジスタ１９は、オンオフする。 - 特許庁

A power supply potential (Vdd) is applied to sources of the PMOS 1 and PMOS 2, and a current mirror circuit is composed of the PMOS 1 and PMOS 2.例文帳に追加

ＰＭＯＳ１とＰＭＯＳ２のソースには電源電位（Ｖｄｄ）が印加され、ＰＭＯＳ１及びＰＭＯＳ２により、カレントミラー回路が構成されている。 - 特許庁

CMOS PIXEL WITH DUAL GATE PMOS例文帳に追加

デュアルゲートＰＭＯＳ付きＣＭＯＳ画素 - 特許庁

A PMOS transistor Q3 is connected between the gates of the PMOS transistors Q1, Q2, and a PMOS transistor Q4 is connected between the source and the gate of the PMOS transistor Q2.例文帳に追加

ＰＭＯＳトランジスタＱ１，Ｑ２のゲート間にＰＭＯＳトランジスタＱ３を接続し、ＰＭＯＳトランジスタＱ２のソース・ゲート間にＰＭＯＳトランジスタＱ４を接続する。 - 特許庁

There are provided pMOS transistors 151, 152 between a signal line 130 and gates of the nMOS transistors 141, 142.例文帳に追加

信号線130とnMOSトランジスタ141、142のゲートとの間にpMOSトランジスタ151、152が設けられている。 - 特許庁

Then, the PMOS transistors 17-18 turn off, and the PMOS transistor 19 turns on.例文帳に追加

すると、ＰＭＯＳトランジスタ１７〜１８はオフし、ＰＭＯＳトランジスタ１９はオンする。 - 特許庁

A detected signal is inputted to PMOS 3, 4 through an inverter 2 and the PMOS 3, 4 are turned on.例文帳に追加

ＰＭＯＳ３，４は、インバータ２を介して検出信号を入力してオンする。 - 特許庁

The size of the PMOS transistor 20 is smaller than the size of the PMOS transistor 14.例文帳に追加

ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。 - 特許庁

A two-transistor PMOS memory cell includes an SG-PMOS 150a, an FG-PMOS 150b, and the control gate 125.例文帳に追加

２つのトランジスタのＰＭＯＳメモリセルは、ＳＧ−ＰＭＯＳ１５０ａ、ＦＧ−ＰＭＯＳ１５０ｂ及び制御ゲート１２５を備える。 - 特許庁

Series circuits of a PMOS 10 and a fuse 13, and a PMOS 11 and a fuse 14 are connected to the PMOS 2 in parallel.例文帳に追加

又ｐＭＯＳ２には、ｐＭＯＳ１０とヒューズ１３、ｐＭＯＳ１１とヒューズ１４の直列回路が、が並列に接続される。 - 特許庁

The drain of the SG-PMOS 150a and the source of the FG-PMOS 150b are the same.例文帳に追加

ＳＧ−ＰＭＯＳ１５０ａのドレインとＦＧ−ＰＭＯＳ１５０ｂのソースとは同じである。 - 特許庁

A current mirror circuit is comprised of a PMOS transistor MP6 and a PMOS transistor MP7.例文帳に追加

ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７とでカレントミラー回路を構成する。 - 特許庁

Then, B is implanted into the PMOS region to form a deep SD region 16 of PMOS.例文帳に追加

次に、ＢをＰＭＯＳ領域に注入し、ＰＭＯＳの深いＳＤ領域１６を形成する。 - 特許庁

Common control signals Φ1 are supplied to respective gates of the NMOS transistors M1a and M1b and the PMOS transistor M1c.例文帳に追加

NMOSトランジスタＭ1a，Ｍ1bとPMOSトランジスタＭ1cの各ゲートには、共通の制御信号φ1が供給される。 - 特許庁

The drain and substrate of the protecting PMOS transistor are connected to the substrate of the PMOS component.例文帳に追加

保護ＰＭＯＳトランジスタのドレインおよび基板はＰＭＯＳコンポーネントの基板に接続されている。 - 特許庁

This semiconductor integrated circuit is provided with PMOS transistors Q1, Q2 and an NMOS transistor Q3.例文帳に追加

本発明の半導体集積回路は、PMOSトランジスタＱ１，Ｑ２と、NMOSトランジスタＱ３とを備えている。 - 特許庁

A PMOS 125p and an NMOS 125n are connected in parallel for sampling transistors.例文帳に追加

サンプリングトランジスタはＰＭＯＳ１２５ｐ，ＮＭＯＳ１２５ｎを並列接続する。 - 特許庁

Furthermore, the amplifier is formed of PMOS.例文帳に追加

更に前記アンプはＰＭＯＳにより形成される。 - 特許庁

In the two PMOS transistors of the input backflow prevention circuit 2, both gates are connected to each other, and a source of one PMOS transistor is connected to a drain of the other PMOS transistor.例文帳に追加

入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。 - 特許庁

When the power supply VDD 2 is increased, the UVLO circuit 20 is driven, the PMOSs 15, 17 are turned on, and then the PMOS 13 is turned off.例文帳に追加

電源VDD2が上昇すると、UVLO回路２０が動作し、PMOS１５，１７がオンした後にPMOS １３がオフする。 - 特許庁

SIMULATION METHOD OF CHARACTERISTICS DEGRADATION FOR PMOS TRANSISTOR例文帳に追加

ＰＭＯＳトランジスタの特性劣化シミュレーション方法 - 特許庁

Thereby, the pMOS transistor MP1 is turned off.例文帳に追加

これにより、ｐＭＯＳトランジスタＭＰ１がオフされる。 - 特許庁

NO-LOAD 4TSRAM CELL WITH PMOS DRIVER例文帳に追加

ＰＭＯＳドライバーを備えた無負荷４ＴＳＲＡＭセル - 特許庁

TWO-TRANSISTOR PMOS MEMORY CELL AND MANUFACTURING METHOD THEREFOR例文帳に追加

２トランジスタＰＭＯＳメモリセル及びその製造方法 - 特許庁

METHOD FOR FORMING SEMICONDUCTOR APPARATUS EQUIPPED WITH PMOS例文帳に追加

ＰＭＯＳを具備する半導体素子の形成方法 - 特許庁

The PMOS TR T11 is connected to a power supply voltage point VCC via a PMOS TR T13.例文帳に追加

ＰＭＯＳトランジスタＴ１１はＰＭＯＳトランジスタＴ１３に直列に電源電圧Ｖｃｃに接続される。 - 特許庁

This turns off a PMOS transistor 33d.例文帳に追加

これにより、ＰＭＯＳトランジスタ３３ｄがオフ状態となる。 - 特許庁

To provide a PMOS transistor having superior driving capability.例文帳に追加

駆動能力に優れたＰＭＯＳトランジスタを実現する。 - 特許庁

If a drain current of a PMOS transistor 12 is high enough, a PMOS transistor 13 operates in a non-saturation region.例文帳に追加

ＰＭＯＳトランジスタ１２のドレイン電流が大きい場合、ＰＭＯＳトランジスタ１３は非飽和領域で動作する。 - 特許庁

The source terminal of the PMOS transistor Q1 is connected to an output node OUT and the drain terminal of the transistor is connected to a grounding terminal.例文帳に追加

PMOSトランジスタＱ１のソース端子は出力ノードOUTに接続され、ドレイン端子は接地端子に接続されている。 - 特許庁

Furthermore, an N-well 6 is formed in a peripheral PMOS Tr 53 region.例文帳に追加

さらに、周辺PMOSTr53領域には、Nウェル6が形成されている。 - 特許庁

Therefore, the gate potential of the pMOS transistor 122 is rapidly elevated and the pMOS transistor 122 is turned off at high speed.例文帳に追加

従って、ｐＭＯＳトランジスタ１２２のゲート電位が急激に上昇し、ｐＭＯＳトランジスタ１２２は高速でオフする。 - 特許庁

In the N-type well, a PMOS region is formed.例文帳に追加

Ｎ型ウェル内には、ＰＭＯＳ領域が形成されている。 - 特許庁

The output signal S11 is imparted to a gate of the PMOS 12 configuring a current mirror circuit to the PMOS 14, and the output current Iout is output from the PMOS 12.例文帳に追加

更に、出力信号Ｓ１１は、ＰＭＯＳ１４に対してでんりゅうミラー回路を構成するＰＭＯＳ１２のゲートに与えられ、このＰＭＯＳ１２から出力電流Ｉoutが出力される。 - 特許庁

A PMOS 13 constituting a current mirror is connected to the PMOS 11 and the PMOS 13 is connected to potential VEE of -15 V through a diode-connected NMOS 14.例文帳に追加

ＰＭＯＳ１１に電流ミラーを構成するＰＭＯＳ１３を接続し、このＰＭＯＳ１３をダイオード接続されたＮＭＯＳ１４を介して−１５Ｖの電位ＶＥＥに接続する。 - 特許庁

The gate of the PMOS transistor P1 is connected to the connection of the PMOS transistor P2 and the NMOS transistor N4, and the gate of the PMOS transistor P2 is connected to the connection of the PMOS transistor P1 and the NMOS transistor N3.例文帳に追加

ＰＭＯＳトランジスタＰ１のゲートはＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ４の接続部に接続され、ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３の接続部に接続されるようにした。 - 特許庁

The current flowing to a PMOS 23 flows to a serially connected PMOS 27 and control current IC with the same magnitude is supplied from a PMOS 28 constituting a current mirror to the PMOS 27 to a current control oscillator 30.例文帳に追加

ＰＭＯＳ２３に流れる電流は直列接続されたＰＭＯＳ２７に流れ、このＰＭＯＳ２７に対して電流ミラーを構成するＰＭＯＳ２８から、同じ大きさの制御電流ＩＣが電流制御発振器３０に供給される。 - 特許庁

To improve off-leak characteristic on the PMOS side of an SOSCMOS.例文帳に追加

ＳＯＳＣＭＯＳのＰＭＯＳ側のオフリーク特性を改善する。 - 特許庁

An external power source voltage Vcc is applied to the source terminal of the PMOS transistor Q2 and the drain terminal of the transistor is connected to the output node OUT.例文帳に追加

PMOSトランジスタＱ２のソース端子には外部電源電圧Ｖccが印加され、ドレイン端子は出力ノードOUTに接続されている。 - 特許庁

Thus, a PMOS transistor Q1 being a constant current source always operates in a pentrode area to stabilize oscillation operation.例文帳に追加

このため、定電流源であるPMOSトランジスタＱ１が常に５極管領域で動作し、発振動作を安定化させることができる。 - 特許庁

The method is provided for forming a compressive channel layer in a PMOS device and a PMOS device formed by the method.例文帳に追加

ＰＭＯＳ素子の変形されたチャネル層形成方法及びこの方法により形成されたＰＭＯＳ素子が開示される。 - 特許庁

METHOD FOR FORMING COMPRESSIVE CHANNEL LAYER OF PMOS DEVICE USING GATE SPACER, AND PMOS DEVICE MANUFACTURED BY SAME例文帳に追加

ゲートスペーサを用いたＰＭＯＳ素子の変形されたチャネル層形成方法及びこの方法により形成されたＰＭＯＳ素子 - 特許庁