「PMOSFET」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a PMOSFET which inhibits deteriorations such as of NBTI characteristics.例文帳に追加

ＮＢＴＩ特性等の劣化を抑制するＰＭＯＳＦＥＴを実現する。 - 特許庁

The differential amplifier 2 is driven in a voltage follower mode together with a PMOSFET Q2P.例文帳に追加

差動アンプ２はＰＭＯＳＦＥＴＱ２Ｐを含めて電圧フォロアモードで動作する。 - 特許庁

The positive fixed charge present in the gate insulating film 105 of the PMOSFET decreases the channel impurity concentration of the PMOSFET, resulting in an increased operation current.例文帳に追加

ＰＭＯＳＦＥＴのゲート絶縁膜１０５中に存在する正の固定電荷によってＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことができ、動作電流を増大することができる。 - 特許庁

A semiconductor device 1000 comprises an NMOSFET 100A and a PMOSFET 100B.例文帳に追加

半導体装置１０００は、ＮＭＯＳＦＥＴ１００Ａと、ＰＭＯＳＦＥＴ１００Ｂとを有する。 - 特許庁

This reduces a gate direct tunnel current Ig and can do with a low off- current Ioff(PM1) of the pMOSFET 16, the off-current Ioff(PM2) of the pMOSFET 17 is also reduced, and the standby current becomes still smaller.例文帳に追加

そのため、ゲートダイレクトトンネル電流Ｉｇが少なくなり、ｐＭＯＳＦＥＴ１６のオフ電流Ｉ_off(PM1)は少なくてすみ、ｐＭＯＳＦＥＴ１６のオフ電流Ｉ_off(PM2)も減り、スタンバイ電流もさらに小さくなる。 - 特許庁

A pMOSFET Qp has a gate electrode 12 on the substrate 1 with a gate insulating film 11 interposed.例文帳に追加

ｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２を有している。 - 特許庁

The semiconductor device for evaluating a leakage current includes the first PMOSFET 101, the first wiring 102, a potential monitoring circuit 103, the first NMOSFET 104, the third PMOSFET 105, a signal wire 106, the second wiring 107, the resistance element, and the second PMOSFET 109.例文帳に追加

リーク電流を評価する半導体装置は、第１のＰＭＯＳＦＥＴ１０１と、第１の配線１０２と、電位モニタ回路１０３と、第１のＮＭＯＳＦＥＴ１０４と、第３のＰＭＯＳＦＥＴ１０５と、信号線１０６と、第２の配線１０７と、抵抗素子１０８と、第２のＰＭＯＳＦＥＴ１０９とを備えている。 - 特許庁

A load control apparatus 1 for controlling power to be supplied to a load by performing switching control upon a PMOSFET 6 comprises a slope generating means 4 or 5 for adding a slope to at least either a turn-on portion or a turn-off portion of the PMOSFET 6 in an input pulse for ON/OFF-driving the PMOSFET 6.例文帳に追加

ＰＭＯＳＦＥＴ６をスイッチング制御し負荷に供給される電力を制御する負荷制御装置１において、前記ＰＭＯＳＦＥＴ６をオン／オフ駆動する入力パルスの前記ＰＭＯＳＦＥＴ６のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加するスロープ生成手段４、又は５を備えた。 - 特許庁

When an input signal N changes from a low level to a high level, nMOSFET 107=ON state, inversion output signal OUTx=low level, pMOSFET 106=ON state and pMOSFET 112=ON state are satisfied.例文帳に追加

入力信号ＩＮがＬレベルからＨレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ１０６＝ＯＮ状態、ｐＭＯＳＦＥＴ１１２＝ＯＮ状態となる。 - 特許庁

This suppresses the DIBL effect, and when a node 33 is at H, the difference between an off-current Ioff(PM2) of the pMOSFET 17 and an off-current Ioff(PM1) of the pMOSFET 16 is reduced and the standby current of the memory cells is reduced.例文帳に追加

そのためＤＩＢＬ効果が抑制され、ノード３３をＨとする場合、ｐＭＯＳＦＥＴ１７のオフ電流Ｉ_off(PM2)はｐＭＯＳＦＥＴ１６のオフ電流Ｉ_off(PM1)の差が小さくなり、メモリセルのスタンバイ電流が小さくなる。 - 特許庁

The semiconductor integrated circuit is provided with a substrate bias voltage supply means for supplying a substrate bias voltage to an MOSFET configuring the logic circuit, thereby supplying a substrate bias voltage for decreasing a threshold voltage of an NMOSFET and increasing a threshold voltage of a PMOSFET in a test mode for detecting short circuit failure.例文帳に追加

論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。 - 特許庁

To make the hole mobility in a pMOSFET larger than that in a strained Si-MOSFET, to simplify the design of a CMOS logic circuit, and to improve the operating speed of the CMOS logic circuit.例文帳に追加

ｐMOSFETにおける正孔移動度を歪Si-MOSFETよりも大きくし、CMOS論理回路の設計を容易にし、かつ動作速度を向上させる。 - 特許庁

To provide a method for producing an Si nMOSFET device and a Ge pMOSFET device on the same semiconductor substrate.例文帳に追加

ＳｉのｎＭＯＳＦＥＴデバイスと、ＧｅのｐＭＯＳＦＥＴデバイスとを、同じ半導体基板の上に作製する方法を提供する。 - 特許庁

In this semiconductor device, a drain electrode 29 of the PMOSFET 30 and a collector 11 of an IGBT are electrically connected to each other.例文帳に追加

この半導体装置は、ＰＭＯＳＦＥＴ３０のドレイン電極２９と、ＩＧＢＴのコレクタ１１とが電気的に接続されている。 - 特許庁

To realize a channel concentration profile of a pMOSFET having a metal gate electrode structure and a buried channel structure as desired.例文帳に追加

金属ゲート電極構造および埋め込みチャネル構造を有するｐＭＯＳＦＥＴのチャネル濃度プロファイルを所望通り実現する。 - 特許庁

A PMOSFET 100 is formed on an active region segmented by an element isolation insulating film 16, and a stress providing film 17 for applying a compression stress in a gate length direction on the channel region of the PMOSFET 100 is formed on the upper part of the element isolation film 16.例文帳に追加

素子分離絶縁膜１６によって区画された活性領域にＰＭＯＳＦＥＴ１００が形成されており、素子分離絶縁膜１６の上部には、ＰＭＯＳＦＥＴ１００のチャネル領域にゲート長方向に圧縮応力を印加する応力付与膜１７が形成されている。 - 特許庁

Further, a lead-out region (NSD 19) of a drift region formed over a source region (second base region 14) and a drift region 12 of the PMOSFET 30 is connected to a lead-out region (PSD 20) of the source region of the PMOSFET 30.例文帳に追加

また、ＰＭＯＳＦＥＴ３０のソース領域（第２のベース領域１４）とドリフト領域１２とにまたがって形成されたドリフト領域の取り出し領域（ＮＳＤ１９）が、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域（ＰＳＤ２０）と導電膜により接続されている。 - 特許庁

A part of pMOSFET is composed of the first gate insulator 110, the second silicon-containing gate insulator 122, and the metal nitride film 124.例文帳に追加

第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び窒化金属層１２４は、ｐＭＯＳＦＥＴの一部を構成している。 - 特許庁

Thus, the PMOSFET Q2P is turned on, and the output voltage V_O equal to the input voltage V_I is outputted to an output node N4.例文帳に追加

従って、ＰＭＯＳＦＥＴＱ２Ｐがオンするとともに、入力電圧Ｖ_Iに等しい出力電圧Ｖ_Oが出力ノードＮ４に出力される。 - 特許庁

To realize a low threshold voltage in both an nMOSFET and a pMOSFET of an ultrathin CMOS transistor, using a metal gate electrode structure.例文帳に追加

金属ゲート電極構造を用いた極微細ＣＭＯＳトランジスタのｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともに低い閾値電圧を実現する。 - 特許庁

The semiconductor device 10 includes the vertical IGBT structure and a PMOSFET 30 which are integrally formed on a semiconductor substrate.例文帳に追加

縦型ＩＧＢＴ構造とＰＭＯＳＦＥＴ３０とが半導体基体上に一体で形成されている半導体装置１０を構成する。 - 特許庁

To provide a method for manufacturing a semiconductor device for acquiring different desired thresholds between a pMOSFET and an nMOSFET.例文帳に追加

ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。 - 特許庁

To provide a semiconductor device comprising an NMOSFET and a PMOSFET that have satisfactory current characteristics, and a method of manufacturing the same.例文帳に追加

ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴがともに良好な電流特性を有する半導体装置およびその製造方法を提供する。 - 特許庁

To provide a manufacturing method capable of obtaining a fully silicided phase in a composition suitable for an NMOSFET and a PMOSFET with a small number of processes.例文帳に追加

ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに適した組成のフルシリサイド相を、少ない工程数で、容易に得ることが可能な製造方法を提供すること。 - 特許庁

The control circuit 21 turns off pMOSFET 24 in response to the signal and shuts down power supply from an AC adapter 10 to the mobile phone 30.例文帳に追加

これに応答して、制御回路２１はｐＭＯＳＦＥＴ２４をオフし、ＡＣアダプタ１０から携帯電話機３０への電力供給を遮断する。 - 特許庁

A p^+-type source region 126 connected to a VCC terminal and owned by a pMOSFET is formed in the main surface of an n-type impurity region 121.例文帳に追加

ｐＭＯＳＦＥＴが有する、ＶＣＣ端子に接続されたｐ^+型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。 - 特許庁

A p^+-type source region 126 owned by a pMOSFET and connected to a VB terminal is formed in the main surface of the n-type impurity region 121.例文帳に追加

ｐＭＯＳＦＥＴが有する、ＶＢ端子に接続されたｐ^+型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。 - 特許庁

To suppress the growth of an SiGe layer in NMOSFET and to suppress the occurrence of a defective shape of an SiGe layer of PMOSFET.例文帳に追加

ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止する。 - 特許庁

To provide a semiconductor device in which a gate of nMOSFET and a gate of pMOSFET are formed by different low-resistance materials from each other, and a method of manufacturing the semiconductor device.例文帳に追加

ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。 - 特許庁

Then, after B+ ions are implanted into the film 7 in a pMOSFET region Rp, the film 7 is etched into a gate configuration.例文帳に追加

次に、ｐＭＯＳＦＥＴ領域Ｒｐにおけるポリシリコン膜７に、Ｂ+ のイオン注入を行った後、ゲート形状となるようにポリシリコン膜７のエッチングを行う。 - 特許庁

A Si microphone 9 having a lower thin film 10 and an upper thin film 11 is formed on a semiconductor substrate 2 having a PMOSFET 3 formed thereon.例文帳に追加

ＰＭＯＳＦＥＴ３が形成された半導体基板２上に、下薄膜１０および上薄膜１１を備えるＳｉマイク９が設けられている。 - 特許庁

In an SOI device, the geSiGe-SDE generates a horizontal (parallel to the plane of the gate's dielectric) pressure stress and a vertical (perpendicular to the plane of the gate's dielectric) tensile stress in a PMOSFET channel, thereby forming a structure that will make the PMOSFET performance improved.例文帳に追加

ＳＯＩデバイスにおいては、ｇｅＳｉＧｅ−ＳＤＥは、水平方向の（ゲート誘電面に対して平行な）圧縮応力と、垂直方向の（該ゲート誘電面に対して直角の）引張り応力とをＰＭＯＳＦＥＴのチャネルに生成し、これによって、ＰＭＯＳＦＥＴ性能を向上させる構造を形成する。 - 特許庁

To provide a semiconductor device which can suppress short-channel effect in a PMOSFET and can assure an operation in a shorter gate length, and to provide a method of manufacturing the same.例文帳に追加

ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より短いゲート長での動作を確保できる半導体装置及びその製造方法を提供することである。 - 特許庁

A surface channel-type transistor (e.g. CMOSFET or PMOSFET) which is previously determined in size so as to be smaller than, for instance, 0.25 μm is formed on a substrate 11.例文帳に追加

基板上に形成され予め定められたサイズ（例えば、０．２５μｍ）以下表面チャネル型トランジスタ（例えば、ＣＭＯＳＦＥＴ又はＰＭＯＳＦＥＴ）が形成されている。 - 特許庁

The adiabatic charging clock not re-utilizing electric charges is generated by a CMOS inverter comprising a pMOSFET and an nMOSFET with a sufficiently greater ON resistance connected together.例文帳に追加

この電荷を再利用しない断熱充電クロックは、ＯＮ抵抗の十分大きいｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを接続したＣＭＯＳインバータにより生成する。 - 特許庁

In addition, since this is implemented by only PMOSFET, only a single well is needed, and then a small layout area can be achieved, and a high-efficiency negative pump can be obtained.例文帳に追加

さらに、ＰＭＯＳＦＥＴだけによって履行されるので、単一のウェルだけが必要とされ、小さいレイアウトが達成され得、高効率の負のポンプが得られ得る。 - 特許庁

A tungsten silicide film 32 and a nitride film 11 are deposited on a polycrystalline silicone film 7, NMOSFET gate formation mask 31a, and PMOSFET gate formation mask 31b.例文帳に追加

多結晶シリコン膜７、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂ上に、タングステンシリサイド膜３２、窒化膜１１を堆積させる。 - 特許庁

After gate electrodes 14 and gate insulating films 13 of a pMOSFET, an nMOSFET and a ferrodielectric FET are formed individually, source regions 15 and drain regions 16 of the nMOSFET and the ferrodielectric FET are formed separately with the formation of source regions 17 and drain regions 18 of the pMOSFET by ion implantation of impurities.例文帳に追加

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。 - 特許庁

After each gate electrode 14 and each gate insulating film 13 of a pMOSFET, an nMOSFET and the ferroelectrics FET are formed, respectively, the formation of each source region 15 and each drain region 16 of the nMOSFET and the ferroelectrics FET and the formation of each source region 17 and each drain region 18 of the pMOSFET are carried out separately by ion implantation of impurities.例文帳に追加

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。 - 特許庁

After fluorine ions are injected into a region for forming a PMOSFET with a high threshold and a region for forming an NMOSFET under different injection conditions, a gate oxide film 16 is formed, thus making thinner the gate oxide film in the PMOSFET with a high threshold than that in the NMOSFET with a high threshold.例文帳に追加

高い閾値のＰＭＯＳＦＥＴを形成すべき領域及び高い閾値のＮＭＯＳＦＥＴを形成すべき領域に対して、それぞれ異なる注入条件でフッ素イオンを注入した後、ゲート酸化膜１６を形成することにより、高い閾値のＰＭＯＳＦＥＴにおけるゲート酸化膜を、高い閾値のＮＭＯＳＦＥＴにおけるゲート酸化膜より薄くする。 - 特許庁

The floating reference circuit 13, high withstand voltage NMOSFET 14 and high withstand voltage PMOSFET 17 are respectively enclosed with insulating trenches 16, 19 and 20, and high withstand voltage characteristics are achieved.例文帳に追加

なお、浮遊基準回路１３、高耐圧ＮＭＯＳＦＥＴ１４、高耐圧ＰＭＯＳＦＥＴ１７は、それぞれ絶縁分離用トレンチ１６、１９、２０で囲まれており、高耐圧化されている。 - 特許庁

To provide a semiconductor device wherein the thickness of a offset spacer film or a gate side wall film can be changed in an nMOSFET and a pMOSFET, and optimization of the MOSFET is easy.例文帳に追加

ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとにおいてオフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更でき、ＭＯＳＦＥＴの最適化が容易な半導体装置を提供する。 - 特許庁

To suppress a junction leakage and a contact leakage due to a misalignment while restraining the short channel effect, by reducing the dopant concentration of a substrate in a surface channel type PMOSFET.例文帳に追加

表面チャネル型のＰＭＯＳＦＥＴにおいて、基板不純物濃度を低減して、短チャネル効果を抑制しながら、接合リークや合わせずれに対するコンタクトリークを抑制すること。 - 特許庁

A PMOSFET is equipped with a compressive strain Si-Ge channel layer 19 which is sandwiched in between P+ drain/source diffusion layers 18 is formed on the surface of the Si substrate 10.例文帳に追加

ＰＭＯＳＦＥＴはＳｉ基板１０の表面にトランジスタのソース又はドレインであるｐ^+ 拡散層１８に挟まれて圧縮歪みＳｉ−Ｇｅチャネル層１９が形成されている。 - 特許庁

To provide a semiconductor device in which mobility of a carrier is improved by applying a distortion to channels of an nMOSFET and a pMOSFET, and also to provide the manufacturing method of the same semiconductor device.例文帳に追加

ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル部分にひずみを与えることで、キャリア移動度を向上させた半導体装置及びその製造方法を提供する。 - 特許庁