「RTL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

That achieves performance at RTL level. 例文帳に追加

それがＲＴＬレベルのパフォーマンスを実現します - 京大-NICT 日英中基本文データ

RTL CIRCUIT DISPLAY DEVICE, RTL CIRCUIT DISPLAY METHOD, CONTROL PROGRAM AND READABLE STORAGE MEDIUM例文帳に追加

ＲＴＬ回路表示装置、ＲＴＬ回路表示方法、制御プログラムおよび可読記憶媒体 - 特許庁

To generate an RTL (register transfer level) and timing constraints, to unify management and to prevent of the occurrences of errors, such as correction omission and mismatching.例文帳に追加

RTLとタイミング制約の作成、管理を一元化し、修正漏れや不一致等のエラーの発生を防ぐ。 - 特許庁

SYSTEM AND METHOD FOR GENERATING RTL, RTL GENERATION PROGRAM AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE例文帳に追加

ＲＴＬ生成システム、ＲＴＬ生成方法、ＲＴＬ生成プログラム及び半導体装置の製造方法 - 特許庁

The RTL output part 3 writes the part which is decided to be other than the logical description in the input RTL 1 by the RTL analysis purser part 2 in the output RTL 5 as it is without converting it.例文帳に追加

ＲＴＬ出力部３は、ＲＴＬ解析パーサ部２において入力ＲＴＬ１における論理記述以外と判定された部分については変換を行わずに、そのまま出力ＲＴＬ５に書き出す。 - 特許庁

A sentence unit hierarchizing part 1a generates a hierarchized old RTL 9 from an old RTL 7 before logic correction, and a sentence unit hierarchizing part 1b generates a hierarchized new RTL from a new RTL 8 after the logic correction.例文帳に追加

文単位階層化部１ａは論理修正前の旧ＲＴＬ７から階層化旧ＲＴＬ９を生成し、文単位階層化部１ｂは論理修正後の新ＲＴＬ８から階層化新ＲＴＬを生成する。 - 特許庁

DELAY ADDED RTL LOGIC SIMULATION METHOD AND DEVICE例文帳に追加

遅延付加ＲＴＬ論理シミュレーション方法および装置 - 特許庁

The delay added RTL generation section 2 generates an RTL description which is added a delay value calculated by the delay operation part 1 to the verification object circuit (RTL) 5.例文帳に追加

遅延付加ＲＴＬ生成部２は、遅延演算部１により演算された遅延値を検証対象回路（ＲＴＬ）５に対して付加したＲＴＬ記述を生成する。 - 特許庁

DEVICE FOR SUPPORTING FAILURE ANALYSIS OF RTL INPUT PROGRAM, METHOD THEREOF, AND PARTIAL RTL GENERATING DEVICE例文帳に追加

ＲＴＬ入力プログラムの不具合解析支援装置及びその方法ならびに部分ＲＴＬ生成装置 - 特許庁

When the RTL circuit is regenerated in accordance with the behavioral verification results, the output bit length of the target operations can be optimized in accordance with the overflow detection results to generate an optimized RTL circuit without overflows.例文帳に追加

また、その動作検証結果に基づいて再度、RTL回路を生成する場合、オーバーフロー検出結果に基づいて対象演算の出力ビット長を最適化して、オーバーフローを抑制して最適化されたRTL回路を生成することができる。 - 特許庁

Next, an RTL simulation executing part 250 uses a test pattern generated so as to be used in each verification period with the internal state separately stored similarly in each verification period as an initial value executes RTL simulation in each verification period in parallel.例文帳に追加

次に、検証期間毎に分けて記憶された内部状態を初期値とし、同じく検証期間毎に用いられるよう生成されたテストパタンを用いて、RTLシミュレーション実行部250がRTLシミュレーションを検証期間毎に並列に実行する。 - 特許庁

AUTOMATIC PATTERN GENERATION METHOD FOR FUNCTIONAL RTL CIRCUIT例文帳に追加

機能的ＲＴＬ回路用の自動テストパターン生成方法 - 特許庁

To improve readability of circuit descriptions of an RTL.例文帳に追加

ＲＴＬの回路記述の可読性を向上させること。 - 特許庁

Then, a model inspection part 34 verifies the RTL circuit descriptions with a model inspection technology by using the RTL property.例文帳に追加

そして、モデル検査部３４が、ＲＴＬ回路記述をＲＴＬプロパティを用いて、モデル検査技法により、検証する。 - 特許庁

An RTL integration part 15 integrates the RTL description 24 of the process with the shared register control part RTL description 25 with the priority and generates a composite process RTL description 26 corresponding to a circuit realizing the exclusive control of the shared register.例文帳に追加

ＲＴＬ統合部１５は、プロセスのＲＴＬ記述２４と優先順位付共有レジスタ制御部ＲＴＬ記述２５とを統合して、共有レジスタの排他制御を実現した回路に対応する複合プロセスＲＴＬ記述２６を生成する。 - 特許庁

To provide a verification system for verifying at a high speed that a result of operation level simulation coincides with a result of an RTL simulation.例文帳に追加

動作レベルシミュレーションの結果とRTLシミュレーションの結果とが一致することを高速に検証する検証システムを提供する。 - 特許庁

The function/template library is compared with an RTL source code of a logic system to determine whether the function block is present in the logic system or not.例文帳に追加

この機能・テンプレート・ライブラリと論理システムの RTL source code と比較し、機能ブロックが論理システム内に存在するかを判定する。 - 特許庁

An expected value collating part 270 collates the result of the RTL simulation with an expected value with a simulation result of the operation level as the expected value.例文帳に追加

期待値照合部270は、動作レベルのシミュレーション結果を期待値として、RTLシミュレーションの結果と期待値との照合を実行する。 - 特許庁

A partial RTL generating part 161 generates a partial RTL 135 which includes exactly the same logic description as the logic description extracted from a continuous part in an input RTL 131 and maintains the connection relation of the signal of the input RTL 131, and stores it in a storage part 115.例文帳に追加

部分ＲＴＬ生成部１６１は、入力ＲＴＬ１３１中の連続する一部分から抽出した論理記述と全く同じ論理記述を含み且つ入力ＲＴＬ１３１の信号の接続関係を維持した部分ＲＴＬ１３５を作成して記憶部１１５に記憶する。 - 特許庁

The high level abstraction model source code simplified as compared to the description by the RTL can be created without waiting for completion of actual logic of the RTL, in other words, in parallel with creation of the actual logic of the RTL.例文帳に追加

ＲＴＬの実論理の完成を待つこと無く、換言すれば、ＲＴＬの実論理の作成に並行して、ＲＴＬによる記述よりも簡素化された高抽象度モデルソースコードを作成することができる。 - 特許庁

METHOD AND SYSTEM FOR EFFICIENTLY PERFORMING RTL POWER ESTIMATION例文帳に追加

ＲＴＬ電力推定を効率的に行うための方法とそのシステム - 特許庁

To achieve assertion check equivalent to RTL description by net list verification.例文帳に追加

ネットリスト検証でＲＴＬ記述と同等のアサーションチェックを可能とする。 - 特許庁

A timing constraint 4 defined by a designer, a verification object circuit (RTL) 5 and a testbench 6 are given to a delay added RTL logic simulator.例文帳に追加

遅延付加ＲＴＬ論理シミュレータに対して、設計者により定義されたタイミング制約４、検証対象回路（ＲＴＬ）５、テストベンチ６が与えられる。 - 特許庁

To provide a designing method capable of efficiently designing a specification/operation level and RTL and conveniently performing optimal design in design of the specification/operation level and the RTL.例文帳に追加

仕様・動作レベル設計とＲＴＬ設計とにおいて、効率よく設計でき、最適化設計を簡便に行うことができる設計方法を提供する。 - 特許庁

RTL AUTOMATIC HIERARCHIZATION SYSTEM AND METHOD AND ITS PROGRAM例文帳に追加

ＲＴＬ自動階層化システムおよび方法、ＲＴＬ自動階層化プログラム - 特許庁

In the method, an RTL library where delay variable are written so that the delay information of a circuit can be written is stored to an RTL library storing means 13-1, while writing operation of each of the basic logic cells in RTL.例文帳に追加

基本論理セルの各々の動作をＲＴＬで記述するとともに、回路の遅延情報を記述できるように遅延変数を記述したＲＴＬライブラリをＲＴＬライブラリ記憶手段１３−１に格納しておく。 - 特許庁

An RTL analysis purser part 2 inputs input RTL 1, and analyzes the part of the logical description of the input RTL 1, and extracts the signal information of the input signal and output signal of each logical description, and outputs the signal information with the target logical description to an RTL output part 3.例文帳に追加

ＲＴＬ解析パーサ部２は、入力ＲＴＬ１を入力し、入力ＲＴＬ１の論理記述の部分について解析を行い、各論理記述の入力信号、出力信号の信号情報を抽出し、その信号情報を対象の論理記述と併せてＲＴＬ出力部３に出力する。 - 特許庁

A logic composition means 1 produces a net list 11 based on RTL 10.例文帳に追加

論理合成手段１は、ＲＴＬ１０に基づきネットリスト１１を生成する。 - 特許庁

The path specification device reflects a notice path in the RTL description, and thereafter specifiably outputs the operation description corresponding to the RTL description by a conditional branch on the operation description and each state of an FSM of the RTL description.例文帳に追加

パス特定装置は、注目するパスをＲＴＬ記述に反映した後、ＲＴＬ記述に対応する動作記述を、ＲＴＬ記述が有するＦＳＭの各状態と動作記述上の条件分岐により特定可能に出力する。 - 特許庁

To thoroughly and efficiently verify whether or not an operation level description to be input and a register transfer level (RTL) to be output of an operation synthesizer are mutually equivalent.例文帳に追加

動作合成装置の入力となる動作レベル記述と出力となるレジスタ転送レベル(RTL) 記述が等価であるかどうかを完全に且つ効率良く検証する。 - 特許庁

A first logic synthesis part 1 performs logic synthesis on the basis of an RTL 101.例文帳に追加

第１の論理合成部１はＲＴＬ１０１に基づき論理合成を行う。 - 特許庁

To provide a power consumption analysis method and program for optimizing the architecture of a circuit in an RTL design stage of a circuit development procedure.例文帳に追加

本発明は、消費電力解析方法及びプログラムに関し、回路の開発手順のRTL設計段階での回路のアーキテクチャの最適化を可能とすることを目的とする。 - 特許庁

The logical equivalence verification system 10 is provided with a logical equivalence verification part 1, an RTL/gate level circuit description 2, an RTL/gate level circuit description 3, and a library 4.例文帳に追加

論理等価性検証システム１０には、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられている。 - 特許庁

The creation processing means 2 creates the monitor description of the monitor of a combinational circuit by erasing description related with a register from created RTL description 4 of RTL.例文帳に追加

作成処理手段２は、作成されたＲＴＬのＲＴＬ記述４からレジスタに関する記述を削除した組み合わせ回路のモニタのモニタ記述を作成する。 - 特許庁

The logic synthesis method and the apparatus are provided for estimating the performance of an LSI circuit early at the design stage of an RTL.例文帳に追加

上記の課題を解決するため、本発明は、RTL設計段階で、早期にLSI回路のパフォーマンスを見積もることを可能とする論理合成方法及び論理合成装置を提供する。 - 特許庁

REGISTER TRANSFER LEVEL (RTL) TEST POINT INSERTION METHOD TO REDUCE DELAY TEST VOLUME例文帳に追加

遅延試験量を減らすためのレジスタ転送レベル（ＲＴＬ）試験点挿入方法 - 特許庁

A logic simulation section 3 carries out logic simulation to the RTL which is added with delay by the delay added RTL generation section 2 by using the testbench 6 and obtains a simulation result 7.例文帳に追加

論理シミュレート部３は遅延付加ＲＴＬ生成部２により遅延付加されたＲＴＬを、テストベンチ６を用いて論理シミュレートし、シミュレート結果７を得る。 - 特許庁

To automatically generate drawing data for a block diagram from RTL data for an integrated circuit device.例文帳に追加

集積回路装置のＲＴＬデータからブロック図の図面データを自動生成する。 - 特許庁

This circuit design device interprets a design target RTL (Register Transfer Level) to perform structural analysis (S2).例文帳に追加

回路設計装置は設計対象ＲＴＬを解釈して構造解析を行う（Ｓ２）。 - 特許庁

The software generating device 10 generates a driver function for controlling an RTL description.例文帳に追加

ソフトウェア生成装置１０は、ＲＴＬ記述を制御するためのドライバ関数を生成する。 - 特許庁

To facilitate work for specifying correspondence relation between RTL description and operation description.例文帳に追加

ＲＴＬ記述と動作記述との間の対応関係をとる作業を容易化する。 - 特許庁

An operation composition tool 31 compounds RTL circuit descriptions from operation level circuit descriptions.例文帳に追加

動作合成ツール３１が、動作レベル回路記述からＲＴＬ回路記述を合成する。 - 特許庁

An evaluation part 162 implements an RTL input program 151 using the partial RTL 135 as an input, and stores error determination information 137 showing whether there has occurred a failure in the RTL input program 151 such as an abnormal ending, in a storage part 117.例文帳に追加

評価部１６２は、部分ＲＴＬ１３５を入力としてＲＴＬ入力プログラム１５１を実行し、ＲＴＬ入力プログラム１５１に異常終了などの不具合が生じたかどうかを示すエラー判定情報１３７を記憶部１１７に記憶する。 - 特許庁

A method for designing a semiconductor integrated circuit comprises a step (A) of reading RTL data 21 showing an RTL description of the circuit; and a step (B) of performing logical combination of the RTL description while disposing a gating cell GC to perform clock gating.例文帳に追加

本発明に係る半導体集積回路の設計方法は、（Ａ）半導体集積回路のＲＴＬ記述を示すＲＴＬデータ２１を読み込むステップと、（Ｂ）クロックゲーティングを行うゲーティングセルＧＣを設けながら、上記ＲＴＬ記述の論理合成を行うステップと、を有する。 - 特許庁

An implementation control part 163 finally determines a partial RTL 132 in which the same failure as the input RTL 131 has occurred and the amount of logic description is minimal, and outputs it by controlling the amount of the logic description contained in a partial RTL generated next by the partial RTL generating part 161, on the basis of the content of the error determination information 137.例文帳に追加

実行制御部１６３は、エラー判定情報１３７の内容に基づいて、部分ＲＴＬ生成部１６１により次に生成する部分ＲＴＬに含まれる論理記述の量を制御することにより、最終的に、入力ＲＴＬ１３１と同じ不具合が起こり且つ論理記述の量が最小の部分ＲＴＬ１３２を決定して出力する。 - 特許庁