「A/P」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A P-type second drain region 6 is formed in an N-type well region 4 formed in a P-type semiconductor substrate 2.例文帳に追加

Ｐ型半導体基板２に形成されたＮ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。 - 特許庁

On the mesa region 20, a p-electrode 19 is formed.例文帳に追加

メサ領域２０上にはｐ電極１９が設けられる。 - 特許庁

In the semiconductor device, a P-N junction between a p type semiconductor layer 11 and an n type semiconductor layer 12 forms a photodiode.例文帳に追加

ｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合によってフォトダイオードが構成されている。 - 特許庁

In includes a p-type charge pump and an n-type charge pump.例文帳に追加

これはｐ型電荷ポンプ及びｎ型電荷ポンプを含む。 - 特許庁

in a semiconducting crystal, a junction between a p-type region and an n-type region 例文帳に追加

半導体の単結晶中のP型とN型との接合 - EDR日英対訳辞書

Furthermore, a p-InP clad layer 6, a p-GaInAsP contact layer 7 and a p-side electrode 10 are provided and an n-side electrode 11 is provided on the rear surface of the n-InP substrate 1.例文帳に追加

さらに、ｐ−ＩｎＰクラッド層６、ｐ−ＧａＩｎＡｓＰコンタクト層７、ｐ側電極１０が配置され、ｎ−ＩｎＰ基板１の裏面にはｎ側電極１１が配置されている。 - 特許庁

In the same way, a p-type extension region 10 is formed with common use of a p-channel intermediate voltage resistance MIS, and an extension region of a p-channel high voltage resistance MIS in a high voltage resistance MIS region.例文帳に追加

同様に、Ｐチャネル型の中耐圧ＭＩＳと高耐圧ＭＩＳ領域のＰチャネル型の高耐圧ＭＩＳのエクステンション領域を共有化し、Ｐ型エクステンション領域１０とする。 - 特許庁

There are laminated on a p-type substrate 1 a p-type semiconductor layer 24, an n-type semiconductor layer 23, a p-type semiconductor layer 22, and an n-type semiconductor layer 21 to form a PNPN structure.例文帳に追加

ｐ型基板１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が積層され、ＰＮＰＮ構造を形成している。 - 特許庁

A solar battery 10 is constituted by laminating an upper cell 12 stacking an n+-layer, a p-layer, and a p+-layer upon a lower cell 14 in which n+-layers and p+-layers are arranged in the lower section of a p-layer along the rear surface of the cell 14.例文帳に追加

ｎ^+層、ｐ層、ｐ^+層で構成された上部セル１２とｐ層の下部に裏面に沿ってｎ^+層とｐ^+層を並べた下部セル１４とを積層し太陽電池１０とする。 - 特許庁

A clad layer 102, an active layer 103, and a clad layer 104 are formed by selective growth, and further a p-InP burial layer 106, a p+- InGaAs contact layer 107, and a p-Inp cover layer 108 that is an oxygen passivation prevention film are selectively grown.例文帳に追加

選択成長によりクラッド層102、活性層103、クラッド層104を形成し、更にp-InP埋め込み層106、p^+-InGaAsコンタクト層107、水素パッシベーション防止膜であるp-InPカバー層108を選択成長させる。 - 特許庁

A P-N junction, between a deep N well 114 and a P type silicon substrate 126, is responsive to red light and the P-N junction between the deep N well and a P well 116 is responsive to the red light.例文帳に追加

深いＮウェル１１４とＰ型シリコン基板１２６の間のＰＮ接合が赤色光に反応し、深いＮウェルとＰウェル１１６の間のＰＮ接合が赤色光に反応する。 - 特許庁

China and Japan Customs Heads welcomed Korea Customs’ intention to host RILO A/P for the next term and promised to provide their know-how of operating RILO A/P.例文帳に追加

中華人民共和国及び日本国の税関の関税局長・長官は、大韓民国関税庁が「アジア・大洋州地域情報連絡事務所(RILO A/P)」を次期ホストする意向であることを歓迎し、 RILO A/Pの運営ノウハウを提供することを約束した。 - 財務省

In a P-channel MOS transistor 50 having an SOI structure, an element formation region 20 the surrounding of which is isolated by an element isolation region is provided with a gate electrode 7, a P^+ drain layer 8, a P^+ source layer 9, a P^+ source layer 11, and an N^+ layer 10.例文帳に追加

ＳＯＩ構造Ｐｃｈ ＭＯＳトランジスタ５０は、周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ^＋ドレイン層８、Ｐ^＋ソース層９、Ｐ^＋ソース層１１、及びＮ^＋層１０が設けられる。 - 特許庁

Furthermore, on the primary GaN layer 103 and the primary oxidation layer 104, there are formed a secondary GaN layer 105, an n-type cladding layer 106, an activity layer 107, a p-type cladding layer 108, a p-type contact layer 109, an insulating film 110, a p-type electrode 111, a p-type pad 112, and a p-type electrode 113.例文帳に追加

さらに、第１のＧａＮ層１０３及び第１の酸化層１０４の上には、第２のＧａＮ層１０５、ｎ型クラッド層１０６、活性層１０７、ｐ型クラッド層１０８、ｐ型コンタクト層１０９、絶縁膜１１０、ｐ型電極１１１、ｐ型パッド１１２、Ｐ型電極１１３が形成されている。 - 特許庁

A p-MOS transistor 38 is connected with the intermediate node 5.例文帳に追加

ｐ‐ＭＯＳトランジスタ３８は、中間ノード５に接続されている。 - 特許庁

After the oxide film is eliminated, a P-clad layer is grown.例文帳に追加

続いて、酸化膜を除去の後、ｐクラッド層を成長する。 - 特許庁

A p-side electrode 6 is provided on the second layer 12.例文帳に追加

第２層１２上にはｐ側電極６が設けられている。 - 特許庁

At the same time, the second trench is filled with a p-type semiconductor 28.例文帳に追加

同時に、第２のトレンチがｐ型半導体２８で埋められる。 - 特許庁

A p-side electrode 31 is formed on the ridge 11.例文帳に追加

リッジ部１１上にはｐ側電極３１が形成されている。 - 特許庁

First, gate structures 2 and 3 are formed on a p-type substrate 1.例文帳に追加

まず、ｐ型基板１上に、ゲート構造２，３を形成する。 - 特許庁

Below the well region 26, a P+ embedded layer 23 is formed.例文帳に追加

ウェル領域２６の下部にはＰ＋埋込層２３を形成する。 - 特許庁

Then a p-type silicon peeler 15 is formed inside the trench 13.例文帳に追加

次に、トレンチ１３の内部にｐ型シリコンピラー１５を形成する。 - 特許庁

Then the cathode electrode 24 is formed from a P-type silicon.例文帳に追加

そして、陰極電極２４をＰ型シリコンにより形成する。 - 特許庁

The upper barrier layer is composed of a p-type boron phosphide (BP)-based semiconductor, especially an amorphous boron phosphide-based semiconductor.例文帳に追加

特に非晶質のリン化硼素系半導体とする。 - 特許庁

This p-well 13' is connected to a p-type semiconductor substrate 22 via a p-well 25 in order to be at the stable zero potential.例文帳に追加

このＰウェル１３’は、安定したゼロ電位をとるために、Ｐウェル２５を介して、Ｐ型半導体基板２２に接続されている。 - 特許庁

An n-SLS layer 20, an active layer 22, a p-block layer 24, and a p-SLS layer 26 are sequentially laminated on a substrate 10.例文帳に追加

基板１０上に順次ｎ−ＳＬＳ層２０、活性層２２、ｐ−ブロック層２４、ｐ−ＳＬＳ層２６を積層する。 - 特許庁

In three kinds of photosensitive parts 202B, 202G, 202R, a p^+-type layer and an n-type layer are formed inside a p-type well.例文帳に追加

３種類の受光部２０２Ｂ，２０２Ｇ，２０２Ｒにおいて、Ｐ型ウェル内にＰ^+型層およびＮ型層が形成されている。 - 特許庁

A concentration of a p-type impurity of the second partial region 44 is higher than a concentration of a p-type impurity of the first partial region 42.例文帳に追加

第２部分領域４２のｐ型不純物の濃度は、第１部分領域４４のｐ型不純物濃度よりも濃い。 - 特許庁

The IGBT 10 has an n-type buffer region 12 between a p-type collector region 11 and a p-type base region 14.例文帳に追加

ＩＧＢＴ１０は、Ｐ型のコレクタ領域１１とＰ型ベース領域１４との間にＮ型のバッファ領域１２を備える。 - 特許庁

In the surface section of the extension drain area 103, in addition, a p-type region 107 composed of a p--type impurity layer is formed.例文帳に追加

延長ドレイン領域１０３の表面部にはｐ^- 型の不純物層からなるｐ型領域１０７が形成されている。 - 特許庁

The ridge 12 includes a stack of a second p-type cladding layer 9, a p-type band-discontinuity relaxation layer 10, and a p-type cap layer 11.例文帳に追加

リッジ１２は第２のｐ型クラッド層９、ｐ型バンド不連続緩和層１０、ｐ型キャップ層１１が積層されている。 - 特許庁

A P^+ diffusion layer (a P pocket) 7 is formed under the sensing area 6 in the sensitive film 4 within the silicon substrate 2.例文帳に追加

Ｐ^+拡散層（Ｐポケット）７は、シリコン基板２内における感応膜４のセンシング領域６の下方に形成されている。 - 特許庁

A P+ type contact layer 17 is embedded and formed in a P type base layer 13 just below a bottom face of an N+ type source layer 18.例文帳に追加

Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。 - 特許庁

The thyristor 100 includes a p region 1, an n region 2, a p region 3 and an n region 4 sequentially bonded.例文帳に追加

サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタを有する。 - 特許庁

Then a p^- floating embedded region 51 and a p^- floating embedded region 52 are provided to a lower part of each trench.例文帳に追加

そして，各トレンチの下方にはそれぞれＰ^- フローティング埋込み領域５１，Ｐ^- フローティング埋込み領域５２が設けられている。 - 特許庁

An IGBT is provided with a p-type emitter layer 17 and a p-type base layer 12 which are arranged and installed by sandwiching an n-type base layer 11.例文帳に追加

ＩＧＢＴはｎ型ベース層１１を挟んで配設されたｐ型エミッタ層１７とｐ型ベース層１２とを有する。 - 特許庁

A differential amplifier circuit 30 is provided with a P type transistor 36 and a P type transistor 38 and operated by an input voltage VIN2D.例文帳に追加

差動増幅回路３０は、Ｐ型トランジスタ３６とＰ型トランジスタ３８とを含み、入力電圧Ｖ_IN2により動作する。 - 特許庁

The isolated peptide has an amino acid sequence A-Q-N-I-T-A-R-I-G-E-P-L-V-L-K-C-K-G-A-P-K-K-P-P-Q-R-L-E-W-K corresponding to the amino acid sequence of a V-domain of RAGE.例文帳に追加

アミノ酸配列A-Q-N-I-T-A-R-I-G-E-P-L-V-L-K-C-K-G-A-P-K-K-P-P-Q-R-L-E-W-Kを有する単離されたペプチドを調製する。 - 特許庁

A P-type anode layer 12 and a P--type RESURF layer 14 are formed on the surface of an N-type semiconductor substrate 10.例文帳に追加

ｎ型の半導体基板１０の表面側にｐ型のアノード層１２とｐ−型のＲＥＳＵＲＦ層１４とを形成する。 - 特許庁

To prevent a p-type electrode material from being peeled off when Ag is used as the p-type electrode material for a p-type nitride semiconductor layer.例文帳に追加

p型窒化物半導体層にp型電極材料としてAgを用いる際に、p型電極材料の剥がれを防止すること。 - 特許庁

The p-type gallium nitride-based semiconductor layer 37 includes, for example, a p-type AlGAn electron block layer and a p-type GaN contact layer.例文帳に追加

ｐ型窒化ガリウム系半導体層３７は、例えばｐ型ＡｌＧＡｎ電子ブロック層及びｐ型ＧａＮコンタクト層を含む。 - 特許庁

Two N-type semiconductors 103 and 104 are provided on a P-type semiconductor layer 101 on a P-type silicon board 100.例文帳に追加

Ｐ型シリコン基板１００上のＰ型半導体層１０１上に、２つのＮ型半導体部１０３，１０４を備える。 - 特許庁

According to an embodiment, the semiconductor light emitting device has the semiconductor layer, a p-side electrode and an n-side electrode, an insulating film, a p-side contact part, an n-side contact part, a p-side wiring layer, an n-side wiring layer, a p-side metal pillar, and an n-side metal pillar.例文帳に追加

実施形態によれば、半導体発光装置は、半導体層と、ｐ側電極及びｎ側電極と、絶縁膜と、ｐ側コンタクト部と、ｎ側コンタクト部と、ｐ側配線層と、ｎ側配線層と、ｐ側金属ピラーと、ｎ側金属ピラーとを備えている。 - 特許庁

A p-type buffer layer 12, a p-type semiconductor layer 14, an n-type semiconductor layer 16, a p-type semiconductor layer 18, an n-type semiconductor layer 20, and an n-type semiconductor layer 30 serving as a light absorbing layer are successively laminated on a p-type substrate 10 to form a pnpn structure.例文帳に追加

ｐ形基板１０上に、ｐ形バッファ層１２，ｐ形半導体層１４，ｎ形半導体層１６，ｐ形半導体層１８，ｎ形半導体層２０、光吸収層であるｎ形半導体層を順次積層し、ｐｎｐｎ構造を作る。 - 特許庁

A ridge stripe 150 is constituted by: a p-type GaAs top cap layer 111 of a ridge stripe shape; a p-type Al_yGa_1-yAs cap etching stop layer 110; a p-type GaAs bottom cap layer 109; and a p-type Al_xGa_1-xAs second cladding layer 108.例文帳に追加

リッジストライプ形状のｐ型ＧａＡｓ上キャップ層１１１、ｐ型Ａｌ_ｙＧａ_１−ｙＡｓキャップエッチングストップ層１１０、ｐ型ＧａＡｓ下キャップ層１０９及びｐ型Ａｌ_ｘＧａ_１−ｘＡｓ第２クラッド層１０８でリッジストライプ１５０を構成する。 - 特許庁