「FETs」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Prescribed control voltages D21 to D23 are fed to gates of the FETs (M21 to M23) to continuously change resistance between the drains and the sources of the FETs (M21 to M23) from on to off mutually independently.例文帳に追加

ＦＥＴ（Ｍ21〜Ｍ23）のゲートに所定の制御電圧Ｄ21〜Ｄ23を供給してＦＥＴ（Ｍ21〜Ｍ23）のドレイン・ソース間抵抗を、互いに独立にオンからオフまで連続的に変更する。 - 特許庁

The threshold voltage generation circuit Vth-Gen includes FETs QN1, QN2 for oscillation of the TXVCO, and FETs Qn17, Qp17 of Vth equal with the Vth of the QP1, QP2.例文帳に追加

しきい値電圧発生回路Ｖｔｈ＿Ｇｅｎは、ＴＸＶＣＯの発振用ＦＥＴＱＮ１、ＱＮ２：ＱＰ１、ＱＰ２のＶｔｈと等しいＶｔｈのＦＥＴＱｎ１７、Ｑｐ１７を含む。 - 特許庁

One or more FETs 8 are arranged in the housing on one 2 or 4 of the above-mentioned plates 2 and 4 in such a manner that the first areas of the FETs 8 are electrically connected to the plate 2 or 4.例文帳に追加

ＦＥＴ（８）の第１領域と前記プレートとの間が電気的に接続されるように、一つ以上のＦＥＴが前記プレートの一つの上のハウジングの内部に配置される。 - 特許庁

Immediately after an ignition switch 17 is switched on, MOS-FETs 1, 2 and 13, 14 are on/off controlled in prescribed order, and the failure of MOS-FETs 1, 2 and 13, 14 and 2, 16 that represent the parasite diodes is detected from output voltages of the respective MOS-FETs 1, 2 and 13, 14.例文帳に追加

イグニッションスイッチ１７がオンされた直後の状態においてＭＯＳ−ＦＥＴ１，２・１３，１４を所定の順序でオン／オフ制御し、それぞれのＭＯＳ−ＦＥＴ１，２・１３，１４の出力電圧に基づきＭＯＳ−ＦＥＴ１，２・１３，１４、および寄生ダイオード２・１６の故障を検出する。 - 特許庁

In addition, a static current source is coupled to the sources of the amplifying and sensing FETs at a predetermined node.例文帳に追加

また、静的電流源は、既定のノードで増幅及び検出ＦＥＴのソースに結合される。 - 特許庁

The first and second FETs 41, 42 are turned on/off by a control signal from a host CPU.例文帳に追加

第１，第２のＦＥＴ４１，４２のオン／オフは、ホストＣＰＵからの制御信号により行われる。 - 特許庁

Constant voltage sources V1, V2 apply a predetermined voltage to the gates of the FETs Q1, Q2.例文帳に追加

定電圧源Ｖ１，Ｖ２は、ＦＥＴＱ１，Ｑ２のゲートに所定電圧を印加するものである。 - 特許庁

The MOS FETs 3 are not formed outside a region enclosed by the low-resistance region 5.例文帳に追加

ＭＯＳ ＦＥＴ３は、低抵抗領域５に囲まれた領域の外には形成されていない。 - 特許庁

The gates of the NFET (134 or 136) compare/transfer FETs are driven to a voltage above the positive power source voltage (VDD).例文帳に追加

比較・転送FETのNFET(134と136)のゲートが正の電源電圧(VDD)を超える電圧まで駆動される。 - 特許庁

One or more field effect transistors (FETs) 20, 40 can be formed in the SOI substrate.例文帳に追加

１つ以上の電界効果トランジスタ（ＦＥＴ）をＳＯＩ基板中に形成することができる。 - 特許庁

A tap 58 of the 1st path supplies a bias voltage to gate electrodes of FETs of the 1st and 2nd paths.例文帳に追加

第1のパスのタップ(58)が、第1及び第2のパスのFETのゲート電極にバイアス電圧を供給する。 - 特許庁

This sensor is equipped with a sensing chamber 10 equipped with one reference electrode 14 and a plurality of sensing FETs 12, and a reference chamber 11 equipped with another reference electrode 14 and a plurality of reference FETs 13.例文帳に追加

一の基準電極１４及び複数のセンシングＦＥＴ１２を備えるセンシングチャンバ１０と、他の基準電極１４及び複数の基準ＦＥＴ１３を備える基準チャンバ１１とを備える。 - 特許庁

When stepping down a voltage for feeding power to the low-voltage side from the high-voltage side, a pair of FETs 5-1, 5-4 and a pair of FETs 5-2, 5-3 at a high-voltage side switch 5 are alternately turned on and off.例文帳に追加

また、高圧側から低圧側へ電力を供給する降圧時には、高圧側スイッチング部５のＦＥＴ５−１、５−４のペアとＦＥＴ５−２、５−３のペアとを交互にオン・オフさせる。 - 特許庁

When stepping up a voltage for feeding power to a high-voltage side from a low-voltage side, a pair of FETs 4-1, 4-4 and a pair of FETs 4-2, 4-3 at a low-voltage side switch 4 are alternately turned on and off.例文帳に追加

低圧側から高圧側へ電力を供給する昇圧時には、低圧側スイッチング部４のＦＥＴ４−１、４−４のペアとＦＥＴ４−２、４−３のペアとを交互にオン・オフさせる。 - 特許庁

When the FETs 3, 6 are switched off, excitation energy stored in the transformer 10 appears in a resonance circuit by the output volume of the inductance of a primary winding 11 and the FETs 3, 6 as flyback voltage.例文帳に追加

ＦＥＴ３，６がオフ状態になると、トランス１０に蓄積された励磁エネルギーは、１次巻線１１のインダクタンスとＦＥＴ３，６との出力容量による共振回路に、フライバック電圧として現れる。 - 特許庁

The resistance of the resistive elements connected between the drain electrodes and the source electrodes of the FETs to which a signal voltage is applied among the FETs included in the base switch units in an off-state is selected small.例文帳に追加

オフ状態にある基本スイッチ部に含まれるＦＥＴのうち、信号電圧が印加される側のＦＥＴのドレイン電極およびソース電極間に接続された抵抗素子の抵抗値を小さくする。 - 特許庁

When substituting one diode portion with two enhansment type FETs, the FETs are so arranged that the anode sides of a parasitic diodes of FET faces each other, so as to constitutes a symmetrical circuit.例文帳に追加

１つのダイオード部分を２個のエンハンストメント型ＦＥＴで置換する場合は各ＦＥＴの寄生ダイオードのアノード側どうしを向き合わせて対称回路を構成するようにＦＥＴを配置する。 - 特許庁

The switch of the bypass circuit is constituted of two path FETs for bypass serially connected to the bypass circuit and a shunt FET connected between the common connection point of both of the FETs and the ground.例文帳に追加

バイパス回路のスイッチをそのバイパス回路に直列接続の２つのバイパス用パスＦＥＴと、その両ＦＥＴの共通接続点と接地との間に接続したシャントＦＥＴから構成する。 - 特許庁

A floating voltage generation section 5 applies a gate voltage to upper stage FETs of the bridge circuit having N-channel FETs as drive elements, and a converter 11 is supplied with power from a battery.例文帳に追加

ＮチャネルＦＥＴを駆動素子とするブリッジ回路の上段側ＦＥＴにゲート電圧を印加するフローティング電圧発生部５と、上記電池から電源が供給されるコンバータ１１とを備える。 - 特許庁

Thereby, it is suppressed that source terminals and drain terminals of the FETs 21, 22 become a conductive state (ON state) by the surge, and furthermore, it is suppressed that the overcurrent is flowed to the FETs 21, 22, and a motor 20.例文帳に追加

これにより、サージによってＦＥＴ２１，２２のソース端子及びドレイン端子が導通状態（オン状態）となること、ひいては過電流がＦＥＴ２１，２２、モータ２０等に流れることが抑制される。 - 特許庁

These FETs 10, 20, 30 and 40 are provided in one active region R1 (specific region).例文帳に追加

これらのＦＥＴ１０，２０，３０，４０は、１つの能動領域Ｒ１（特定領域）内に設けられている。 - 特許庁

A gate G of the FETs 31-3n is individually connected respectively to gate connection terminals G1-Gn.例文帳に追加

ＦＥＴ３１〜３ｎのゲートＧは、ゲート接続端子Ｇ１〜Ｇｎのそれぞれに個別的に接続されている。 - 特許庁

In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.例文帳に追加

信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁

A cross-coupled latch has body-contact FETs 84, 86 whose body is connected to either of a source or a drain and it minimizes switching history effect and in the latch, each of input FETs 80, 82 has a gate switching voltage higher than a regular gate switching voltage and, at the same time, the FETs increase the sensitivity of input signals.例文帳に追加

クロス結合ラッチは、ボディがソースおよびドレインのうちの一方に接続されたボディ・コンタクトＦＥＴ８４，８６を有し、スイッチング履歴効果を最小化し、入力ＦＥＴ８０，８２が通常のゲート・スイッチング電圧より高いゲート・スイッチング電圧を有すると同時に、入力信号感度を増加させる。 - 特許庁

FETs (field effect transistors) Q1, Q2 are connected to the relays RY1, RY2 in series, respectively.例文帳に追加

ＦＥＴ（電界効果トランジスタ）Ｑ１，Ｑ２は、リレーＲＹ１，ＲＹ２とそれぞれ直列に接続されている。 - 特許庁

The package 1 is provided with outside terminals for the 1st and 2nd FETs Q10, 20.例文帳に追加

パッケージ１は、外部に、第１及び第２のＦＥＴＱ１０及びＦＥＴＱ２０のための端子を備える。 - 特許庁

Control signals are supplied to the gates by the protective IC 3 to control the on/offs of both the FETs 2 simultaneously.例文帳に追加

保護ＩＣ３からゲートに制御信号を出力して、両ＦＥＴ２を一緒にオンオフ制御する。 - 特許庁

therefore, the MOS-FETs 3, 4 can be driven without attachment of an additional driving circuit.例文帳に追加

これにより、別途駆動用回路を設置しなくても、ＭＯＳ−ＦＥＴ３，４を駆動させることができる。 - 特許庁

FETs are placed on one heat spreader, with their drain terminals shared, on both the power source side and the ground side.例文帳に追加

ＦＥＴは、電源側，接地側共にドレイン端子が共通化され１個のヒートスプレッタに載置される。 - 特許庁

A semiconductor device includes SOI FETs which include silicon bodies on an insulating layer on a conductive substrate.例文帳に追加

半導体素子が、導電基板上の絶縁層上にシリコン本体を含むＳＯＩ ＦＥＴを有する。 - 特許庁

The short channel effect occurring with the normal FETs is never affected by implantation of germanium.例文帳に追加

通常ＦＥＴで発生する短チャネル効果は、ゲルマニウム打ち込みにより、悪影響を受けることはない。 - 特許庁

Six FETs 71a to 71f of a full wave rectifier 71 are energized and controlled by a driver 72.例文帳に追加

全波整流器７１の６つのＦＥＴ７１ａ〜７１ｆはドライバ７２によって通電制御される。 - 特許庁

The gates of FETs 32 in the memory cells 30_1 to 30_n are connected to the word lines 10_1 to 10_n, respectively.例文帳に追加

メモリセル３０_１〜３０_ｎのＦＥＴ３２のゲートは、それぞれワード線１０_１〜１０_ｎに接続されている。 - 特許庁

Each delay unit 500 has a symmetrical differential structure consisting of a plurality of MOS FETs.例文帳に追加

それぞれの遅延ユニットは、複数のＭＯＳ ＦＥＴにより構成される対称的な差動構造を有する。 - 特許庁

A DC input voltage Vi is applied to the primary winding of a transformer 10 via two FETs 3, 6, and these FETs 3, 6 are on/off-controlled at the same time by a control part 7 and a drive part 8.例文帳に追加

直流の入力電圧Ｖｉは、２つのＦＥＴ３，６を介してトランス１０の１次巻線に印加され、これらのＦＥＴ３，６は、制御部７と駆動部８により、同時にオン／オフ制御されるようになっている。 - 特許庁

The circuit 1 is provided with switching diodes (61 and 62) connected in series respectively to the side of the drains of respective FETs (11 and 12) and switching diodes (71 and 72) connected in parallel respectively to the respective FETs (11 and 12).例文帳に追加

回路１は、各ＦＥＴ（１１，１２）のドレイン側にそれぞれ直列に接続されたスイッチングダイオード（６１，６２）、および各ＦＥＴ（１１，１２）にそれぞれ並列に接続されたスイッチングダイオード（７１，７２）を備える。 - 特許庁

The FETs 81 to 86 contact with the housing 51 or a heat radiator arranged at the housing 51, and are fixed thereto.例文帳に追加

ＦＥＴ８１〜８６は、ハウジング５１又はハウジング５１に設けられた放熱器に接触して固定されている。 - 特許庁

During normal operation, MOS type FETs 14, 15 are turned on and off by synchronization with the switching of MOS-type FET 2.例文帳に追加

通常の動作時には、ＭＯＳ型ＦＥＴ２のスイッチングに同期して、ＭＯＳ型ＦＥＴ14，15をオン，オフさせる。 - 特許庁

This circuit 26 uses the capacitor 36 as a load, and FETs 28, 30 are bridge-connected with diodes 32, 34.例文帳に追加

この回路２６はコンデンサ３６を負荷とし、ＦＥＴ２８、３０とダイオード３２、３４とをブリッジ接続している。 - 特許庁

The 1st and 2nd FETs are connected to a cross-connected CMOS inverter pair.例文帳に追加

第１、第２入力ＦＥＴは、第１、第２のクロス接続されたＣＭＯＳインバータＦＥＴ対と接続される。 - 特許庁

An inter-stage variable matching network (32) is electrically coupled to the transmission line between the first and second FETs.例文帳に追加

第１及び第２ＦＥＴ間において、段間可変整合ネットワーク（３２）が伝送線路に電気的に結合される。 - 特許庁

On/off control of the N-channels of the FETs Q2 and Q4 is conducted, in response to the voltage of the common output terminal X.例文帳に追加

ＮチャンネルＦＥＴＱ２、Ｑ４のオンオフは、共通出力端Ｘの電圧に応答して制御される。 - 特許庁

The drive circuit (14) according to the present invention includes FETs (MP1, MP2, MN1, MN2, MP3, MN3, and MP4).例文帳に追加

本発明の駆動回路（１４）はＦＥＴ（ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＰ３、ＭＮ３、ＭＰ４）を具備する。 - 特許庁

The switching circuit 30 is a series circuit in which two FETs S5 and S6 are connected in series in an opposite direction to each other.例文帳に追加

スイッチング回路30は、２個のＦＥＴ S5、S6が互いに逆方向に直列に接続された直列回路である。 - 特許庁

Energization states of the six FETs 134 in the central phase are brought into reference central-phase energization states.例文帳に追加

中央位相における６つのＦＥＴ１３４の通電状態を基準中央位相通電状態とする。 - 特許庁