「FETs」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A common terminal 500 is connected respectively through a capacitor 400 to the drains of FETs 101 and 102.例文帳に追加

共通端子５００は、容量４００を介してＦＥＴ１０１及び１０２のドレインにそれぞれ接続される。 - 特許庁

The ON-periods of the driving signals of respective MOS-FETs 22 and 23 are varied during the ON-period of a main switching device 1.例文帳に追加

主スイッチング素子１のオン期間中に、各ＭＯＳ型ＦＥＴ22，23のゲート駆動信号のオン期間を可変する。 - 特許庁

The semiconductor device is a GaAs IC in which input pads 10, output pads 14, GaAs FETs 12, 13 connected in multistage, a wiring 23 interconnecting the GaAs FETs 12, 13, and a wiring 11 for connecting the GaAs FETs 12, 13 with the input pads 10 and the output pads 14 are provided on the surface of a GaAs substrate 18.例文帳に追加

本発明の半導体装置は、入力パッド１０と、出力パッド１４と、多段接続されたＧａＡｓＦＥＴ１２，１３と、ＧａＡｓＦＥＴ１２，１３相互を接続する配線２３と、ＧａＡｓＦＥＴ１２，１３と入力パッド１０及び出力パッド１４とを接続する配線１１とが、ＧａＡｓ基板１８の表面に設けられたＧａＡｓＩＣである。 - 特許庁

A second branch switch block 97 serving as a line of medium power is formed by a plurality of FETs in such a way that a drain of a prestage FET is connected to the source of a poststage FET, and a first branch switch block 96 for a line of large power is formed by connecting the number of FETs smaller than the number of FETs in the medium power line in the same way.例文帳に追加

前段のＦＥＴのドレインを次段のＦＥＴのソースに接続するかたちで、複数のＦＥＴにより中電力用のラインである第２の枝スイッチブロック９７を形成すると共に、この中電力用のラインよりも少ない数のＦＥＴを上記同様に接続して大電力用のラインである第１の枝スイッチブロック９６を形成する。 - 特許庁

A driver control circuit 169 selects the FETs 103, 105 at heavy loading according to an output of an operation amplifier 159, selects the FETS 107, 109 at light loading, and exerts switching control by a synchronous rectification method.例文帳に追加

ドライバ制御回路１６９は演算増幅器１５９の出力に応じて、重負荷時にはＦＥＴ１０３、１０５を選択し、軽負荷時にはＦＥＴ１０７、１０９を選択して同期整流方式でスイッチング制御する。 - 特許庁

A plurality of unit circuits at least including FETs 28 capable of interrupting a current are connected between a constant voltage power source 24 and a constant current circuit 26, and a plurality of FETs 28 are controlled by a timing generation circuit 30.例文帳に追加

定電圧電源２４と定電流回路２６との間に、電流を遮断可能なＦＥＴ２８を少なくとも含む複数の単位回路を接続し、それら複数のＦＥＴ２８をタイミング生成回路３０で制御する。 - 特許庁

To suppress the formation of undesirable natural oxide films on the boundary planes between a semiconductor substrate and gate insulating films of MIS-FETs, which have the respective gate insulation films with thicknesses different from each other in a process in which the MIS-FETS are formed on the same semiconductor substrate.例文帳に追加

ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを同一基板上に形成するプロセスにおいて、半導体基板とゲート絶縁膜との界面に不所望の自然酸化膜が形成されることを抑制する。 - 特許庁

To provide a configuration capable of implementing a voltage application test and to protect voltage between gates and sources of FETs from overvoltage, in a semiconductor integrated circuit including a plurality of FETs of the same conductive type connected in series in a load electrification route.例文帳に追加

負荷通電経路中に直列接続された同一導電型の複数のＦＥＴを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各ＦＥＴのゲート・ソース間を過電圧から保護する。 - 特許庁

In the case of reducing the output of the drive signals on the other hand, the switching periods of the FETs 51 and 52 are made based on the period of clock signals having a shorter period than the drive signals, and the FETs 51 and 52 are switched at prescribed timings.例文帳に追加

一方、駆動信号の出力を低減する場合には、各ＦＥＴ５１，５２のスイッチング周期を駆動信号の周期よりも短い周期のクロック信号の周期を基準として所定のタイミングでＦＥＴ５１，５２をスイッチングする。 - 特許庁

Then, when the motor drive circuit 10 is to be operated, a voltage VM of the middle wiring 15 is compared with a reference voltage VS by an MPU 18, while the FETs 11-14 are open, thus detecting short-circuiting of the FETs.例文帳に追加

そして、モータ駆動回路１０の作動時には、ＭＰＵ１８によりＦＥＴ１１〜１４を開成した状態で中間配線１５の電圧ＶMと基準電圧ＶSとを比較することにより、ＦＥＴの短絡を検出する。 - 特許庁

An IC 21 is so structured that pull-up resistors are connected to a plurality of external signal terminals 22 via FETs (field effect transistors) in a testing level setting section 25 to enable control of the turning on/off of the FETs from the outside via a test control section 26.例文帳に追加

ＩＣ２１を、複数の外部信号端子２２に対し、テスト用レベル設定部２５においてプルアップ抵抗をＦＥＴを介して接続し、ＦＥＴのオンオフを、テスト制御部２６を介して外部より制御可能に構成する。 - 特許庁

During the IDDQ test, a signal CUTP is set at an L-level, and a signal CUTN is set at an H-level, and when 0V is applied to each gate of FETs 11, 13, FETs 11, 12, 13 are switched off, and a bias current flowing in an operation amplifier 1 is cut off.例文帳に追加

ＩＤＤＱテスト時に、信号ＣＵＴＰをＬレベル、信号ＣＵＴＮをＨレベルとし、ＦＥＴ１１、１３のゲートに０Ｖを与えると、ＦＥＴ１１、１２、１３がオフとなり、オペアンプ１に流れるバイアス電流が遮断される。 - 特許庁

A power device 1 is provided with drain lines 35, into which currents to be supplied to field effect transistors (FETs) are allowed to flow and source lines 25, extends in parallel with the drain lines 35 so that currents are allowed to flow from the FETs.例文帳に追加

パワーデバイス１は、電界効果型トランジスタに供給する電流が流れるドレイン配線３５と、ドレイン配線３５に並列して延在し、電界効果型トランジスタから流れ込む電流が流れるソース配線２５とを備える。 - 特許庁

Among them, the FETs 20, 30, 40 and 42, the resistance 50 and the output buffer 60 constitute a constant voltage source.例文帳に追加

この中で、ＦＥＴ２０、３０、４０、４２、抵抗５０および出力バッファ６０が定電圧源を構成している。 - 特許庁

A capacitor 11 is connected between a power supply and an interconnection section of a couple of the FETs 1, 2 configuring the amplifier section.例文帳に追加

増幅部を構成する１対のＦＥＴ１，２の相互接続部と電源との間にコンデンサ１１を接続する。 - 特許庁

A spatial edge detector 10 comprises photodiodes 21-23, MOS- FETs 31-37, and invertor circuits 41-43.例文帳に追加

空間エッジ検出器１０はフォトダイオード２１〜２３、ＭＯＳ−ＦＥＴ３１〜３７、インバータ回路４１〜４２Ｂを備えている。 - 特許庁

Thus, it is possible to equalize the temperature curves of the gate/source voltages of the FETs (M_1, M_2) by adjusting the size of elements.例文帳に追加

これにより、ＦＥＴ（Ｍ_１，Ｍ_２）のゲート-ソース間電圧の温度曲線を素子のサイズの調整によって等しくできる。 - 特許庁

When the switches 1, 1, and 1 are turned off, the source terminals and drain terminals of FETs 4, 4, and 4 are connected electrically together.例文帳に追加

一方、各スイッチ１、１、１をＯＦＦすると、各ＦＥＴ４、４、４のソース端子及びドレイン端子間が導通する。 - 特許庁

Two FETs 7 and 8 are connected in series between the nodes N1 and N2 connected to the emitters of transistors 1 and 2.例文帳に追加

トランジスタ１，２のエミッタに接続されるノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直列に接続されている。 - 特許庁

To easily control a high frequency variable attenuator consisting of FETs so as to keep its input/output impedance fixed.例文帳に追加

ＦＥＴで構成した高周波可変減衰器の入出力インピーダンスを一定に保つように、容易に制御する。 - 特許庁

The low-conductivity section is used for the channel layer, thus manufacturing FETs for keeping the interface state of the channel layer appropriately.例文帳に追加

その低導電率の部分をチャネル層に用いて、チャネル層の界面状態を良好に保ったＦＥＴを製造する。 - 特許庁

Also, by successively closing only one FET among the FETs 11-14, disconnection in the FET can be detected.例文帳に追加

また、ＦＥＴ１１〜１４のうち１個のＦＥＴだけを順次閉成することにより、ＦＥＴの断線を検出する。 - 特許庁

This power circuit 10 includes FETs 20 to 23, 30, 40 and 42, a resistance 50 and an output buffer 60.例文帳に追加

電源回路１０は、ＦＥＴ２０〜２３、３０、４０、４２、抵抗５０、出力バッファ６０を含んで構成されている。 - 特許庁

To reduce the number of mounted FETs, by enhancing heat radiation efficiency of an inverter substrate in the backlight of a liquid crystal display.例文帳に追加

液晶表示装置のバックライトにおいて、インバータ基板の放熱効率を向上させ、ＦＥＴ実装数を削減する。 - 特許庁

The FETs can be used in a SRAM circuit or any other type of circuit having the silicon on insulator(SOI) structure.例文帳に追加

ＦＥＴがＳＲＡＭ回路や、絶縁体上シリコン（ＳＯＩ）構造を有する他のタイプの回路で使用可能になる。 - 特許庁

A CMOS composed of first and second FETs 1, 2 has N-type and P-type latchup prevention regions 8, 12.例文帳に追加

第１及び第２のＦＥＴ１、２から成るＣＭＯＳは、N形及びP形ラッチアップ防止領域８、１２を有している。 - 特許庁

The inductance 13 forms a parallel resonance circuit, together with the parasitic capacitance of the first and second FETs 11 and 12.例文帳に追加

このインダクタンス１３は第１、第２のＦＥＴ１１、１２の寄生容量と共に並列共振回路を形成する。 - 特許庁

Power voltage for operation is supplied to the respective drain electrodes D of the pair of power MOS-FETs from a supply end of the power voltage for operation.例文帳に追加

動作用電源電圧の供給端からは１対のパワーＭＯＳ・ＦＥＴの各ドレイン電極を供給する。 - 特許庁

The first and second FETs 61, 62 are connected to each other in series so that their parasitic diodes are reversely arranged.例文帳に追加

第１および第２ＦＥＴ６１，６２は、それらの寄生ダイオードが互いに逆向きとなるように直列接続されている。 - 特許庁

When a power source Vb is of 9 V or over, a power source Vc 12 is supplied with power through FETs 50 and 52.例文帳に追加

電源Ｖｂが９［Ｖ］以上のとき、電源Ｖｃ１２にはＦＥＴ５０、５２を介して電力が供給される。 - 特許庁

The differential buffer is equipped with 1st and 2nd DC paths, each of which is equipped with FETs (31 to 38) connected to form a cascade circuit.例文帳に追加

差動バッファは、第1及び第2のDCパスを備え、その各々が、カスコード回路をなすように接続されたFET(31-38)を備える。 - 特許庁

By comparing the voltages of the bypass FETs 2, 3 by the reference voltage sources 6 to 9 and the comparators 10 to 13, external shorting of the FETs 2, 3 and shorting and opening of the bypass resistors 4, 5, which are the causes of abnormality in the cell balance circuit section, are individually detected.例文帳に追加

バイパスＦＥＴ２、３の電圧を基準電圧源６〜９とコンパレータ１０〜１３で比較してセルバランス回路部の異常原因であるバイパスＦＥＴ２、３の外部短絡、バイパス抵抗４、５の短絡及び開放を個別的に検出する。 - 特許庁

Further, when the rotation is detected, a control mode of the motor 13 is turned to a regeneration mode, i.e., upper stage FETs 50a-50c on the side of a bus line of the drive circuit 42 are turned OFF and lower stage FETs 50d-50f on the side of the ground are turned ON.例文帳に追加

そして、その回転を検出した場合に、モータ１３の制御モードを回生モード、即ち駆動回路４２のバスライン側となる上段のＦＥＴ５０ａ〜５０ｃをＯＦＦとし、グランド側となる下段のＦＥＴ５０ｄ〜５０ｆをＯＮとする。 - 特許庁

The plural FETs arranged in a direction forming a prescribed angle with a direction where periodic changes are predicted in the characteristic distribution of the respective FETs and their respective sources, gates and drains are commonly connected to each other, by which current sources are constituted.例文帳に追加

各ＦＥＴの特性分布に周期的変化が予測される方向に対して、所定角度をなす方向に配置された複数のＦＥＴを選択し、その各々のソース、ゲート、ドレインを互いに共通に接続して電流源を構成する。 - 特許庁

A voltage ratio exceeding a winding ratio of a transformer 3 can be obtained by controlling conduction angles of the FETs 5-1 to 5-4 of the high-voltage side switch 5 or FETs 4-1 to 4-4 of the low-voltage side switch 4 in a control zone of almost 50%.例文帳に追加

高圧側スイッチング部５のＦＥＴ５−１〜５−４または低圧側スイッチング部４のＦＥＴ４−１〜４−４の導通角をほぼ５０％の制御ゾーンで制御することによりトランス３の巻線比を超える電圧比が得ることができる。 - 特許庁

A low-pass filter 715 is connected to a connecting point of the pair of FETs and an output signal thereof is outputted to a speaker.例文帳に追加

この１対のＦＥＴの接続点に、低域通過フィルタ７１５が接続され、その出力信号がスピーカに出力される。 - 特許庁

The reception input protecting circuit 10 includes two depletion type FETs (M1, M2) which are connected in series to each other.例文帳に追加

受信入力保護回路１０は、互いに直列的に接続された２つのデプレッション型ＦＥＴ（Ｍ１，Ｍ２）を備えている。 - 特許庁

A lower one of terminal voltage of the FETs 44 and 45 is impressed onto the anti-ground side of C146 through D136 and D137.例文帳に追加

Ｃ１４６の反アース側はＤ１３６，Ｄ１３７を介してＦＥＴ４４，４５の端子電圧の低い方を印加される。 - 特許庁

On a final stage of cascade connection, field effect transistors FETs 6-1 to 6-8 are disposed in parallel.例文帳に追加

カスケード接続の最終段において、電界効果型トランジスタＦＥＴ６−１〜ＦＥＴ６−８は並列に配置されている。 - 特許庁

The FET 24 and the FETs 35-38 configure current mirror circuits so as to eliminate the effect of dispersion in the resistance.例文帳に追加

ここで、ＦＥＴ２４とＦＥＴ３５〜３８がカレントミラー回路を構成し、これにより、抵抗等のバラツキの影響を除去している。 - 特許庁

To provide a pixel drive circuit with a configuration of no through hole for an active matrix-type display unit which contains two or more FETs.例文帳に追加

２つ以上のＦＥＴを含むアクティブマトリクス型表示装置の画素駆動回路を、スルーホール無しの構成で提供すること。 - 特許庁

By this, the MOS-FETs Q1-Q4 of the inverter circuit 41 are forced to be in off-states to maintain the condition.例文帳に追加

これにより、インバータ回路４１のＭＯＳ−ＦＥＴ Ｑ１〜Ｑ４は、強制的にオフ状態になってこの状態を維持する。 - 特許庁

A control section 4 switches a bridge circuit 2 comprising a plurality of FETs via drive circuits to rotate a motor.例文帳に追加

制御部３が駆動回路を介して複数のＦＥＴからなるブリッジ回路２をスイッチングしてモータ回転させるものである。 - 特許庁

In a high-frequency amplifying circuit, a high-frequency signal divided into two by a divider 12 is amplified by FETs 24-1 and 26-1 to be combined.例文帳に追加

分配器１２で２分配された高周波信号はＦＥＴ２４−１，２６−１で増幅されてから合成される。 - 特許庁

The germanium is implanted before the gate, source, and drain are formed, so an inversion short channel effect which is shown with normal FETs is reduced.例文帳に追加

ゲルマニウムはゲート、ソース及びドレイン形成以前に打ち込まれ、通常ＦＥＴで見られる逆短チャネル効果を低減する。 - 特許庁