「FETs」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Also, a comparator 20 outputs high if a drain voltage Vo of the FETs 1 and 2 is at a level when the FETs 1 and 2 are turned off.例文帳に追加

また、比較器２０は、ＦＥＴ１，２のドレイン電圧Ｖｏが、ＦＥＴ１，２のオフ時のレベルであると、ハイを出力する。 - 特許庁

The FETs 10, 20, 30 and 40 have almost the same shapes.例文帳に追加

ＦＥＴ１０，２０，３０，４０は、略同一の形状をしている。 - 特許庁

When a DCG is on, each of CMOS type FETs 80 turns on sequentially, and each of CMOS type FETs 90 turns off simultaneously.例文帳に追加

ＤＣＧオン時には、各ＣＭＯＳ型ＦＥＴ８０は順次オンし、各ＣＭＯＳ型ＦＥＴ９０は一斉にオフとなる。 - 特許庁

The inverter 7 includes a pair of FETs 9, 10, and a bias circuit 11 for switching the FETs 9, 10 between ON and OFF states.例文帳に追加

インバータ７は、一対のＦＥＴ９，１０と、これらＦＥＴ９，１０のオンオフ状態を切り換えるバイアス回路１１とを備える。 - 特許庁

The input FETs are realized as a floating body FET.例文帳に追加

入力ＦＥＴは、フローティングボディーＦＥＴとして実現される。 - 特許庁

Plural FETs are arranged in a matrix form on one chip.例文帳に追加

１のチップ上に複数のＦＥＴをマトリックス状に配置する。 - 特許庁

A glow plug control device 1 is provided with a plurality of FETs 21-24, and a control device 10 controlling the FETs 21-24.例文帳に追加

グロープラグ制御装置１は、複数のＦＥＴ２１〜２４と、このＦＥＴ２１〜２４を制御する制御装置１０を備えている。 - 特許庁

Even if the MOS-FETs 22 and 23 are in the ON-states and currents are applied to them, the forward direction losses of the MOS-FETs 22 and 23 are very small.例文帳に追加

ＭＯＳ型ＦＥＴ22，23がオンして電流が流れていても、ＭＯＳ型ＦＥＴ22，23の順方向損失は極めて小さい。 - 特許庁

To improve the degree of integration of a memory LSI in which memory cells and the other peripheral circuits are composed of CMOS FETs (complementary metal oxide FETs).例文帳に追加

メモリセルとその他の周辺回路を共にＣＭＯＳＦＥＴで構成したメモリＬＳＩの集積度を向上させる。 - 特許庁

Since the source-drain potential of the FETs 101-104 is fixed, a bias voltage for turning the FETs 101-104 on can be applied stably between the gate-source of the FETs 101-104.例文帳に追加

ＦＥＴ１０１〜１０４のソース・ドレイン電位を固定することで、ＦＥＴ１０１〜１０４のゲート・ソース間に、ＦＥＴ１０１〜１０４をオンにするためのバイアス電圧を安定して印加することができる。 - 特許庁

When the DCG is off, each of the CMOS type FETs 80 turns off simultaneously, and each of the CMOS type FETs 90 turns on simultaneously.例文帳に追加

次に、ＤＣＧオフ時には、各ＣＭＯＳ型ＦＥＴ８０は一斉にオフし、各ＣＭＯＳ型ＦＥＴ９０は一斉にオンとなる。 - 特許庁

FETs 31-3n are accommodated in a package member 1.例文帳に追加

ＦＥＴ３１〜３ｎは、パッケージ部材１の内部に収納されている。 - 特許庁

Heavy-load FETs 103, 105 and light-load FETs 107, 109 are connected between an input terminal 101 and the ground.例文帳に追加

重負荷用のＦＥＴ１０３、１０５と軽負荷用のＦＥＴ１０７、１０９が入力端子１０１とグラウンドとの間に接続される。 - 特許庁

By the operation signals, turn on/off of the FETs 15 to 18 is controlled.例文帳に追加

この駆動信号により、ＦＥＴ１５〜１８がオン／オフ制御される。 - 特許庁

The subsequent driver FETs constitute a second stage or a third stage.例文帳に追加

後続ドライバＦＥＴは、第２ステージまたは第３ステージを構成する。 - 特許庁

When the image forming apparatus is equipped with a plurality of FETs 81, it is desirable to successively turn on or off the plurality of FETs 81.例文帳に追加

画像形成装置が複数のＦＥＴ８１を備える場合には、当該複数のＦＥＴ８１を順次オン又はオフすることが好ましい。 - 特許庁

The FETs 6a and 6b are switched on or switched off by a drive circuit 8.例文帳に追加

ＦＥＴ６ａ、６ｂは、駆動回路８によってオン、オフ制御される。 - 特許庁

When a control voltage applied to the control terminal is 0V, the two FETs are brought into an on state and the remaining two FETs are brought into an off state at the same time, and when the control voltage is a positive voltage, the FETs are brought into the opposite state to above.例文帳に追加

制御端子に印加される制御電圧が０Ｖのときには２つのＦＥＴが同時にオン状態、残り２つのＦＥＴがオフ状態にし、制御電圧が正電圧のときには逆の状態にする。 - 特許庁

The semiconductor device has first and second FETs of the same conductivity type.例文帳に追加

半導体装置は同一導電型の第１及び第２ＦＥＴを有する。 - 特許庁

A control part detects "short failure" of FETs 11-16 and 21-26.例文帳に追加

制御部が、各ＦＥＴ１１〜１６、２１〜２６の「ショート故障」を検出する。 - 特許庁

Temperature sensors 12-15 are provided in the vicinity of at least two or more FETs of the FETs on the final stage of cascade connection.例文帳に追加

温度センサ１２〜１５は、カスケード接続最終段の電界効果型トランジスタのうち少なくとも２以上の電界効果型トランジスタの近傍に設けられる。 - 特許庁

Two kinds of FETs, n- and p-type FETs, are achieved with these electrodes, and a complementary MOS (CMOS) is provided.例文帳に追加

それらの電極によりｎ型チャネルＦＥＴとｐ型チャネルＦＥＴの２種類のＦＥＴを実現し、さらに、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを提供する。 - 特許庁

A gate width W2 and the gate length L2 of the FETs 32, 34, 36, 38 are equal to gate width W3, and the gate length L3 of FETs 12, 22, respectively.例文帳に追加

ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。 - 特許庁

The protective circuit has a pair of FETs 2 which cut off charging currents and discharging currents of batteries, and a protective IC 3 which controls the on/offs of the FETs 2.例文帳に追加

保護回路は、電池の充電電流と放電電流を遮断する一対のＦＥＴ２と、このＦＥＴ２をオンオフに制御する保護ＩＣ３を備える。 - 特許庁

Switching elements Q2, Q4, Q5, Q6 consist of the enhancement type N-channel FETs, and switching elements Q1, Q3 consist of the enhancement type P-channel FETs.例文帳に追加

スイッチング素子Ｑ２、Ｑ４、Ｑ５、Ｑ６はエンハンスメント型のＮチャンネルＦＥＴから成り、スイッチング素子Ｑ１、Ｑ３はエンハンスメント型のＰチャンネルＦＥＴから成る。 - 特許庁

When the FETs (11 and 12) are off, the switching diodes (61 and 62) improve the reverse restoring characteristic of the connecting part of the FETs (11 and 12) and the switching diodes (71 and 72) reduce a backward current flowing to the FETs (11 and 12).例文帳に追加

ＦＥＴ（１１，１２）のＯＦＦ時において、スイッチングダイオード（６１，６２）はＦＥＴ（１１，１２）接続部の逆回復特性を改善し、またスイッチングダイオード（７１，７２）はＦＥＴ（１１，１２）に流れる逆方向電流を低減する。 - 特許庁

Fault detection means of a control portion 50 detects arm short-circuit faults of the element pairs 41, 42 and 43 based upon current values detected by the current detection portions 44, 45 and 46 in the timing at which one FETs of the lower-stage FETs 24, 25 and 26 and the upper-stage FETs 21, 22 and 23 all turn on and the other FETs all turn off.例文帳に追加

制御部５０の故障検出手段は、下段ＦＥＴ２４、２５、２６および上段ＦＥＴ２１、２２、２３の一方が全てオンとなり他方が全てオフとなるタイミングで、電流検出部４４、４５、４６により検出する電流値に基づいて、素子対４１、４２、４３のアーム短絡故障を検出する。 - 特許庁

FETs 1 are mounted on a circuit board 3 via a resin plate 2.例文帳に追加

ＦＥＴ１は、樹脂プレート２を介して回路基板３に取り付けられている。 - 特許庁

A constant current I2 flows through FETs 212-214 when the clock pulse is in an L level.例文帳に追加

クロックパルスのＬレベル時にＦＥＴ２１２〜２１４に定電流Ｉ２が流れる。 - 特許庁

Small-sized FETs 3 are connected in parallel with a FET 2, and a conduction control circuit 14 is constituted so as to turn on the FETs 3 first when the FET 2 is turned on, and to turn on the FETs 3 later when the FET 2 is turned off.例文帳に追加

ＦＥＴ２に対して並列に小サイズのＦＥＴ３を接続し、導通制御回路１４を、ＦＥＴ２をオンさせる場合はＦＥＴ３を先にオンさせ、ＦＥＴ２をオフさせる場合にはＦＥＴ３を後にオフにさせるように構成する。 - 特許庁

Then the currents of the conductive FETs are composited and the resulting current flows to a resistor ra.例文帳に追加

そしてオンとされたＦＥＴの電流が合成され、抵抗ｒａに流れる。 - 特許庁

A constant current I1 flows through FETs 205-207 when a clock pulse is in an H level.例文帳に追加

クロックパルスのＨレベル時にＦＥＴ２０５〜２０７に定電流Ｉ１が流れる。 - 特許庁

Output terminals 8(1)-8(n) of mobiles 6(1)-6(n) connect respectively to drains of n-sets of FETs 9(1)-9(n) normally conductive and a photodiode 11 connects to sources of the FETs.例文帳に追加

常時導通するｎ個のＦＥＴ９(1)〜９(n)のドレインに個々にモービル６(1)〜６(n)の出力端子８(1)〜８(n)を接続し、ソースにフォトダイオード１１を接続する。 - 特許庁

Inspecting terminals are formed so as to lead the electrodes of all the FETs to the outside, and the D.C. inspection of the respective FETs is carried out by using the outside terminals and the inspecting terminals.例文帳に追加

全てのＦＥＴの電極が外部に導出するように検査用端子を設け、外部端子および検査用端子を用いて各ＦＥＴの直流検査を行う。 - 特許庁

In this cell of a content addressable memory(CAM), the only compare/transfer FETs used are NFETs (134, 136).例文帳に追加

使用される比較・転送FETがNFET(134と136)だけである連想記憶装置(CAM)のセルである。 - 特許庁

The first and second FETs 1, 2 are arranged parallel in a first direction viewed planar.例文帳に追加

第１及び第２のFET1，２は平面的に見て第１の方向に並置されている。 - 特許庁

The second areas of the FETs 8 are electrically connected to the other plate 4 or 2.例文帳に追加

ＦＥＴの第２領域が別の導電性プレートに電気的に接続されている。 - 特許庁

The fifth and sixth FETs, M7 and M8 are turned on after start of sense operation.例文帳に追加

第５及び第６のＦＥＴ Ｍ７，Ｍ８は、センス動作を開始した後にオンになる。 - 特許庁

A photocoupler PC1 is provided in order to turn on/off the MOS-FETs Q1 and Q2.例文帳に追加

このＭＯＳ−ＦＥＴＱ１、Ｑ２をＯＮ／ＯＦＦするためにフォトカプラＰＣ１を備える。 - 特許庁

In the active region 4, a plurality of MOS FETs 3 are formed as functional elements.例文帳に追加

アクティブ領域４には、機能素子として、複数のＭＯＳ ＦＥＴ３が形成されている。 - 特許庁

The DC/DC converter 51 includes one inductor L1 and a plurality of FETs F1 to F7.例文帳に追加

ＤＣ／ＤＣコンバータ５１は、一のインダクタＬ１と複数のＦＥＴＦ１〜Ｆ７とを有する。 - 特許庁

To provide a new circuit configuration of a reception input protecting circuit utilizing FETs (field effect transistors).例文帳に追加

ＦＥＴを利用した受信入力保護回路の新しい回路構成を提供する。 - 特許庁

To provide adjustment of the characteristic unbalance of FETs using a DBM circuit and simplification of a testing system.例文帳に追加

DBM回路を用いたFETの特性のアンバランスを調整と検査系の簡略化を提供する。 - 特許庁

The amplitude control circuit CT1 includes two n-type FETs (N3 and N4).例文帳に追加

振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 - 特許庁

The FETs 8 and 9 connected in series are connected between the drain and the source of the FET 6.例文帳に追加

直列に接続されたＦＥＴ８、９は、ＦＥＴ６のドレイン・ソース間に接続される。 - 特許庁