「MCK」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A sampling time generating circuit 101 inputs a clock signal to be measured MCK, and outputs first and second sampling trigger signals to a sample-hold circuit 102 at predetermined timing before and after a time point when a half period of the clock signal to be measured MCK is elapsed from a first edge of the clock signal to be measured MCK.例文帳に追加

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力し、被測定クロック信号ＭＣＫの第１のエッジから被測定クロック信号ＭＣＫの１／２周期後の前後におけるそれぞれの所定のタイミングおいて第１および第２のサンプリングトリガ信号をサンプルホールド回路１０２に出力する。 - 特許庁

In addition, other anti-mCK antibodies (for example, an anti-smCK antibody) and other anti CK-M-inhibiting antibodies can be used.例文帳に追加

さらに他の抗ｍＣＫ抗体（例えば抗ｓｍＣＫ抗体）や抗ヒトＣＫ−Ｍ阻害抗体を用いることができる。 - 特許庁

A master clock signal MCK obtained by N multiplication of an external clock signal ECK is generated at a PLL 10.例文帳に追加

ＰＬＬ１０において、外部クロック信号ＥＣＫの周波数をＮ逓倍したマスタクロック信号ＭＣＫが生成される。 - 特許庁

This allows counting of frequency in which the master clock signal MCK is "H" at rising time of test clock signal TCK.例文帳に追加

これにより、テストクロック信号ＴＣＫの立ち上がり時点でマスタクロック信号ＭＣＫが“Ｈ”である回数をカウントすることができる。 - 特許庁

At first, a master clock MCK whose frequency is higher than that of a data transfer clock CL is inputted as the clock input of a shift register 5.例文帳に追加

先ず、シフトレジスタ５のクロック入力として、データ転送クロックＣＬよりも高周波とされるマスタークロックＭＣＫを入力する。 - 特許庁

The sample-hold circuit 102 samples and holds the clock signal to be measured MCK in response to the first and second sampling trigger signals.例文帳に追加

サンプルホールド回路１０２は、第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドする。 - 特許庁

In the timing generator circuit which is formed on the insulating substrate and generates output pulses SRFFiout to SRFFnout of different frequencies based on the master clock MCK, at first, a clock generation part 11 generates an operation clock operating on a frequency slower than the master clock MCK.例文帳に追加

絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ず、クロック生成部１１でマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。 - 特許庁

Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.例文帳に追加

従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁

The main CPU 2 monitors the voltage of an X point in Fig. 1 by an MCK terminal, and determines a path through which power is normally fed to the motor 9 in the test.例文帳に追加

メインＣＰＵ２は、図１のＸ点の電圧をＭＣＫ端子で監視し、上記試験において、正常にモータ９へ通電された経路を判定する。 - 特許庁

An image pickup signal CCDout obtained by the CCD 2 is converted into a video signal by a CDS circuit 12 and a DSP 13 operating with a clock signal MCK.例文帳に追加

ＣＣＤ２で得た撮像信号ＣＣＤｏｕｔは、クロック信号ＭＣＫで動作するＣＤＳ回路１２及びＤＳＰ１３で映像信号に変換される。 - 特許庁

The shift register 31 operates in response to a clock pulse MCK to transfer a start pulse HST successively by each stage and outputs a shift pulse SR successively from each stage.例文帳に追加

シフトレジスタ３１は、クロックパルスＭＣＫに応答して動作しスタートパルスＨＳＴを順次段毎に転送して、各段から順次シフトパルスＳＲを出力する。 - 特許庁

A delay element with shorter delayed amount than the period of clock signal MCK is used to obtain the delayed clock signals DCK-1 to DCK-5 from a delay section 12.例文帳に追加

クロック信号ＭＣＫの周期よりも遅延量が短い遅延素子を用いて、遅延部１２から遅延クロック信号ＤＣＫ-1〜ＤＣＫ-5を得る。 - 特許庁

A vertical driving circuit 12 synthesizes a reference clock MCK and generates a vertical transfer clock ϕv at a timing corresponding to vertical synchronization signals VD.例文帳に追加

垂直駆動回路１２は、垂直同期新語ＶＤに従うタイミングで、基準クロックＭＣＫを合成して垂直転送クロックφvを生成する。 - 特許庁

The selector 16 inputs a horizontal synchronizing signal HSYNC synchronized with the 27 MCK clock and the 27 MCK clock, and selects the output of the DFF circuit 12 at timing when the DFF circuit 11 generates mislatching, or selects the output of the DFF circuit 11 at timing when the DFF circuit 12 generates mislatching.例文帳に追加

このセレクタ１６は、２７ＭＣＫのクロックに同期した水平同期信号ＨＳＹＮＣと２７ＭＣＫのクロックを入力して、ＤＦＦ回路１１がラッチミスするタイミングではＤＦＦ回路１２の出力を選択し、ＤＦＦ回路１２がラッチミスするタイミングではＤＦＦ回路１１の出力を選択する。 - 特許庁

At delivering of the ranging signal PM, a timing information developing section 13 initiates counting operation, by using the clock signal MCK and the delayed clock signals DCK-1 to DCK-5.例文帳に追加

測距信号ＰＭの送出時に、タイミング情報生成部１３は、クロック信号ＭＣＫや遅延クロック信号ＤＣＫ-1〜ＤＣＫ-5を用いてカウント動作を開始する。 - 特許庁

A sequence control section 22 supplies a master clock signal MCK as an internal clock signal ICK via a gate section 11 on receipt of a start instruction from a CPU via an IF section 23.例文帳に追加

ＩＦ部２３を介してＣＰＵから開始命令を受けると、シーケンス制御部２２はゲート部１１を介してマスタークロック信号ＭＣＫを内部クロック信号ＩＣＫとして供給する。 - 特許庁

The master clock signal MCK is given to a first input side of an AND 32, and gate control is conducted by an enable signal EN given to a second input side of the AND 32.例文帳に追加

マスタクロック信号ＭＣＫは、ＡＮＤ３２の第１の入力側に与えられ、このＡＮＤ３２の第２の入力側に与えられるイネーブル信号ＥＮによってゲート制御されるようになっている。 - 特許庁

A 1st PLL circuit 230 generates a synchronizing signal CP2 synchronized with the resonance frequency of a resonance scanner 210 and a clock signal MCK having frequency (n) times as high as the signal CP2.例文帳に追加

第１のＰＬＬ回路２３０は、共振スキャナ２１０の共振周波数に同期する同期信号ＣＰ２および同期信号ＣＰ２のｎ倍の周波数を有するクロック信号ＭＣＫを生成する。 - 特許庁

From the count when the reply signal PR is received, the timing difference TE is detected between the count timing of count operation using the clock signal MCK and the receiving timing of reply signal PR.例文帳に追加

応答信号ＰＲを受信したときのカウント値に基づいて、クロック信号ＭＣＫを用いたカウント動作のカウントタイミングと応答信号ＰＲの受信タイミングとのタイミング差ＴＥを検出する。 - 特許庁

A horizontal driving circuit 13 synthesizes a frequency division clock DCK for which the reference clock MCK is frequency divided by a frequency divider circuit 15 and generates a horizontal transfer clock ϕh at the timing corresponding to horizontal synchronizing signals HD.例文帳に追加

水平駆動回路１３は、水平同期信号ＨＤに従うタイミングで、分周回路１５によって基準クロックＭＣＫが分周された分周クロックＤＣＫを合成して水平転送クロックφhを生成する。 - 特許庁

A distance-computing section 16 computes the elapsed time using the count DC, when receiving the reply signal at the count operation by using the timing difference TE and the clock signal MCK; and thus the distance is computed from the elapsed time.例文帳に追加

距離演算部１６は、タイミング差ＴＥとクロック信号ＭＣＫを用いたカウント動作での応答信号ＰＲを受信したときのカウント値ＤＣを用いて経過時間を算出し、この経過時間に基づいて距離を算出する。 - 特許庁

A clock generator 21 supplies a clock signal obtained by performing frequency division of a clock signal MCK or stops supplying the frequency division clock signal to the circuit 10P according to the setting by the CPU 2A.例文帳に追加

また、クロック発生器２１は、ＣＰＵ２Ａによる設定に応じてクロック信号ＭＣＫを分周したクロック信号を周辺回路１０Ｐに供給するか、または、周辺回路１０Ｐに対する分周クロック信号の供給を停止する。 - 特許庁

Then, the shift of the data is executed based on an edge timing after a fetch timing based on the data transfer clock CL among the edge timings of the master clock MCK supplied as the shift clock of the shift register 5.例文帳に追加

そして、このようにシフトレジスタ５のシフトクロックとして供給されるマスタークロックＭＣＫのエッジタイミングのうち、上記データ転送クロックＣＬに基づく取り込みタイミングの後のエッジタイミングに基づいて、データのシフトを行うようにする。 - 特許庁

In this measuring method, status of master clock signal MCK is maintained by FF38 at rising time of test clock signal TCK, then AND of this FF38 output signal and inversion signal of the test clock signal TCK is taken to be input into clock terminal of a counter 34.例文帳に追加

テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態をＦＦ３８で保持し、このＦＦ３８の出力信号とテストクロック信号ＴＣＫを反転した信号のＡＮＤを取ってカウンタ３４のクロック端子に入力する。 - 特許庁

The sampling circuit 32 is disposed in correspondence to the respective stages of the shift register 31, operates in response to the shift pulse SR to sample the same clock pulse as the clock pulse MCK supplied to the shift pulse SR and outputs the sampling pulses parted in terms of time from each other by each of the stages.例文帳に追加

抜取回路３２は、シフトレジスタ３１の各段に対応して配され、シフトパルスＳＲに応答して動作しシフトレジスタ３１に供給されるクロックパルスＭＣＫと同じクロックパルスを抜き取って、各段毎互いに時間的に離間したサンプリングパルスを出力する。 - 特許庁

A clock signal CLK is obtained by a phase comparator 18 and a VCO 19 so that the phase of reset pulse components extracted from the image pickup signal matches with the phase of the clocks signal MCK by a reset pulse extracting and shaping circuit 16, and signal delay through a cable 5 is corrected.例文帳に追加

クロック信号ＣＬＫは、リセットパルス抽出整形回路１６で撮像信号から抽出したリセットパルス成分とクロック信号ＭＣＫとの位相が合うように位相比較器１８及びＶＣＯ１９で得たものであり、ケーブル５による信号遅延が補正される。 - 特許庁

A state detection circuit 40 outputs a mode switching signal CS latching a lock detection signal S4 on the basis of the internal state signals RS, MS, clock signals RCK, MCK of a reference counter 22 and a main counter 24, and the pulse signals UP, DOWN of a phase comparator 23.例文帳に追加

状態検出回路４０は、リファレンスカウンタ２２，メインカウンタ２４の内部状態信号ＲＳ，ＭＳ、クロック信号ＲＣＫ，ＭＣＫ、及び位相比較器２３のパルス信号ＵＰ，ＤＯＷＮに基づいてロック検出信号Ｓ４をラッチしたモード切替信号ＣＳを出力する。 - 特許庁

A logic circuit 240 outputs a timing regulating signal PS regulating an effective scanning range and waveform data WD corresponding to the frequency of the pixel clock in accordance with the temporal change of the scanning speed of the scanner 210 in response to the signal CP2 and the signal MCK.例文帳に追加

ロジック回路２４０は同期信号ＣＰ２およびクロック信号ＭＣＫに応答して有効走査範囲を規定するタイミング規定信号ＰＳおよび共振スキャナ２１０の走査速度の時間的変化に応じた画素クロックの周波数に対応する波形データＷＤを出力する。 - 特許庁

A horizontal clock to control timing of pixel driving in the horizontal direction in a display panel is generated in such a way that a driving period of pixel data, which is obtained by multiplying a cycle time mck of a clock synchronized with the input video data with an integer, is produced based on a ratio of the number of horizontal pixels before and after conversion.例文帳に追加

変換前と後の水平画素数の比に基づいて、入力ビデオデータに同期するクロックの１周期時間ｍｃｋの整数倍による画素データの駆動期間が生じるようにして、ディスプレイパネルにおける水平方向の画素駆動タイミングをコントロールするための水平クロックを生成する。 - 特許庁

Horizontal transfer pulses ϕH1 and ϕH2 and a reset pulse ϕR whose frequencies are high among the driving signals of a CCD 2 are generated by a driving signal generating circuit 11 operating with a clock signal CLK, and the other driving signals whose frequencies are low are generated by a DSP 13 operating with a clock signal MCK, and applied to the CCD 2.例文帳に追加

ＣＣＤ２の駆動信号のうち周波数の高い水平転送パルスφＨ1、φＨ2、リセットパルスφＲはクロック信号ＣＬＫで動作する駆動信号生成回路１１で生成され、周波数の低い他の駆動信号はクロック信号ＭＣＫで動作するＤＳＰ１３で生成され、ＣＣＤ２に与えられる。 - 特許庁

Control data CD used for enabling the reference clock generating unit (digital PLL) to generate the reference clock are inputted into the decoders as period data CD representing the period of the reference clock MCK, and the decoders decide a specific switch selected from among the switch group to be turned, on the basis of the period data.例文帳に追加

各デコーダには、基準クロック発生部（デジタルＰＬＬ）１０にて基準クロックを生成するのに用いられた制御データが、基準クロックＭＣＫの周期を表す周期データＣＤとして入力され、各デコーダは、この周期データＣＤから各スイッチ群においてオンすべき特定スイッチを決定する。 - 特許庁