「clk2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The clock frequency decision part 5 determines a set frequency f of a clock signal CLK2 in response to the command identification information.例文帳に追加

クロック周波数決定部5はコマンド識別情報に応じてクロック信号CLK2の設定周波数fを決定する。 - 特許庁

A clock conversion section 21 generates a high speed clock CLK3 having a frequency twice or more higher than a low speed clock CLK2.例文帳に追加

クロック変換部２１は、低速クロックCLK2よりも２倍以上高い周波数の高速クロックCLK3を生成する。 - 特許庁

A skew exists between the clocks CLK1 and CLK2.例文帳に追加

クロックＣＬＫ１とＣＬＫ２との間には、スキューが存在する。 - 特許庁

Since the comparison of phases between a reference clock signal CLK0 and a clock multiplication signal CLK2 is not required and the phase of the signal CLK2 and a duty ratio can be optionally changed, a digital integrated circuit loaded with the clock multiplication circuits having high degree of freedom of design and high level of function can be provided.例文帳に追加

また、基準クロック信号CLK0とクロック逓倍信号CLK2の位相比較を行う必要がなく、クロック逓倍信号CLK2の位相、およびデューティー比を任意に変動することができるため、設計自由度が高く、高機能なクロック逓倍回路を搭載したディジタル集積回路を提供することが可能になる。 - 特許庁

The capacitor 3 is supplied with the control signal CLK2 at its one terminal.例文帳に追加

コンデンサ３は、一方の端子に制御信号ＣＬＫ２が供給される。 - 特許庁

Parallel data are divided to every group of the selected delay clock signals CLK1, CLK2 and CLK3, and the data are transferred in a group unit synchronously with each selected delay clock signal CLK1, CLK2 or CLK3.例文帳に追加

パラレルデータを選択遅延クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ごとのグループに分割し、各選択遅延クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、グループ単位でデータを転送する。 - 特許庁

A PLL circuit 16 uses the reference clock signal CLK2 and generates a write clock signal CLK3 as a successive multiplication clock signal which is phasesynchronized with a scan detection signal, using the reference clock signal CLK2.例文帳に追加

ＰＬＬ回路１６では、基準クロック信号ＣＬＫ２を用い、走査検知信号に位相同期した逓倍クロック信号である書き込みクロック信号ＣＬＫ３を生成する。 - 特許庁

Only when the internal clock signal CLK2 is reset, data is input or output.例文帳に追加

内部クロック信号ＣＬＫ２がリセットされたときのみ、データの入出力を行う。 - 特許庁

A clock generator circuit 2 is composed of two inverters and a buffer and generates plural clock signals (CLK, /CLK1,/CLK2, CLK2) having different generation timing.例文帳に追加

クロック発生回路２を２つのインバータとバッファとにより構成し、発生タイミングの異なる複数のクロック信号（ＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、ＣＬＫ２）を発生させる。 - 特許庁

When the definition signal (valid) is given, a register 23 inputs data reg2 outputted from the register 22 according to the receipt clock signal clk2 to output them as receipt data reg3.例文帳に追加

レジスタ２３では、確定信号valid が与えられているときに、受信クロック信号clk2に従ってレジスタ２２から出力されるデータreg2を取込み、受信データreg3として出力する。 - 特許庁

Random number generation circuits 51, 52, 53 generate random numbers by individually different clocks CLK1, CLK2, CLK3.例文帳に追加

乱数発生回路５１，５２，５３‥‥で、互いに別個のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３‥‥によって乱数を発生させる。 - 特許庁

A clock demultiply circuit 12 selectively creates the demultiplied clock signals CLK1, CLK2.例文帳に追加

クロック分周回路１２は分周クロック信号ＣＬＫ１，ＣＬＫ２を選択的に生成する。 - 特許庁

In addition, the shift register operates, based on two control clock signals CLK1, CLK2.例文帳に追加

また、シフトレジスタは２つのコントロールクロック信号ＣＬＫ１、ＣＬＫ２に基づいて作動する。 - 特許庁

Clock signals CLK1 and CLK2 of mutually different phases are generated by a VCO 4.例文帳に追加

互いに位相の異なるクロック信号ＣＬＫ１及びＣＬＫ２をＶＣＯ４で生成する。 - 特許庁

Corresponding to the CLK2, a binary counter 47 outputs a select signal 48 for successively selecting plural pieces of input data outputted from the D-FF 21, 32, 34 and 36 for each CLK2.例文帳に追加

バイナリカウンタ４７は、ＣＬＫ２に応じて、Ｄ−ＦＦ２１，３２，３４，３６から出力される複数の入力データを、ＣＬＫ２毎に順次選択するための選択信号４８を出力する。 - 特許庁

The counter circuit 40 subtracts counter values synchronizing with the second clock signal CLK2 while when the output signal V_UP of the comparator 20 is high, adds counter values synchronizing with the first clock signal CLK1.例文帳に追加

カウンタ回路４０は、第２クロック信号CLK2に同期してカウンタ値を減算し、コンパレータ２０の出力信号V_UPがハイのときに第１クロック信号CLK1に同期してカウンタ値を加算している。 - 特許庁

The discrimination circuit 10 monitors a state of an object clock CLK2 based on the fixed clock CLK1 which is always input, and discriminates whether the object clock CLK2 is in an input stop condition, or a frequency of the object clock CLK2 is out of a range of predetermined frequency or not.例文帳に追加

判定回路１０では、その常時入力される固定クロックＣＬＫ１に基づいて対象クロックＣＬＫ２の状態を監視し、対象クロックＣＬＫ２が入力停止状態にあるか、もしくは対象クロックＣＬＫ２の周波数が所定の周波数の範囲外にあるか否かを判断する。 - 特許庁

The frequency of CLK1 and CLK2 is set higher than the frequency of CLK3 and CLK4.例文帳に追加

また、ＣＬＫ１，ＣＬＫ２の周波数をＣＬＫ３，ＣＬＫ４の周波数よりも高くしている。 - 特許庁

A reference clock CLK (first clock CLK) is delayed by 1/4 cycle to form a second clock CLK2.例文帳に追加

基準ＣＬＫ（第１クロックＣＬＫ）を１／４周期遅延させ第２クロックＣＬＫ２を生成する。 - 特許庁

A counter 3 counts a clock CLK2 with a frequency higher than the frequency of the clock signal CLK1 by a multiple of K.例文帳に追加

カウンタ３でクロックＣＬＫ_1 の周波数よりＫ倍高い周波数のクロックＣＬＫ_2 を計数する。 - 特許庁

The clock CLK2 is selected with the switch 214 and supplied to the converters 220 and 221.例文帳に追加

クロックＣＬＫ２がクロック選択スイッチ２１４により選択され、Ｄ／Ａ変換器２２０，２２１に供給される。 - 特許庁

A first block BK1 is operated by a clock CLK1, and the second block BK2 is operated by a clock CLK2.例文帳に追加

また第１ブロックＢＫ１はクロックＣＬＫ１で動作し、第２ブロックＢＫ２はクロックＣＬＫ２で動作する。 - 特許庁

The shift register 12a sequentially selects each scanning line in response to clock signals CLK1, CLK2.例文帳に追加

シフトレジスタ１２ａはクロック信号ＣＬＫ１，ＣＬＫ２に応答して各走査線を順番に選択する。 - 特許庁

Even when the second clock CLK2 is a clock whose cycle is different from that of the first clock CLK1 so as not to be synchronized, it can be used even in the same clock as the first clock CLK1 as the second clock.例文帳に追加

前記第２クッロクCLK2は前記第１クロックCLK1と周期が異なって同期しない相異なるクロックであっても、必要に応じて前記第２クロックとして前記第１クロックと同一のクロックでも使用できる。 - 特許庁

A clock signal CLK2 is a signal to be supplied to a drive signal generation circuit for generating the drive signal COM, and the drive signal generation circuit synchronizes with the clock signal CLK2 to generate the drive signal COM.例文帳に追加

また、クロック信号ＣＬＫ２は、駆動信号ＣＯＭを生成する駆動信号生成回路に供給される信号であり、駆動信号生成回路はクロック信号ＣＬＫ２に同期して駆動信号ＣＯＭを生成する。 - 特許庁

A clock signal CLK1 or CLK2 is selected without discontinuity by verifying phases of clock selection enable signals EN1, EN2 of two systems supplied from two systems of clock signal sources with an active/standby system configuration.例文帳に追加

現用／予備構成された２系統のクロック信号源から供給される２系統のクロック選択許可信号EN1，EN2の位相を検証することにより、クロック信号CLK1，CLK2を不連続が生ずることなく選択するようにする。 - 特許庁

The 8-bit width signal obtained through the encoder 11 is latched and resegmented, while passing sequentially through F/F circuits 12, 13 that are operated by asynchronous clocks 3 (CLK1) and 5 (CLK2) respectively.例文帳に追加

このエンコードされた８ビット幅の信号は、非同期のクロック３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のクロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過する間にラッチされて切り直しが行われる。 - 特許庁

When the connection hold mechanism holds further one more slave substrate connected, the control IC31 of one more slave substrate receives a phase control signal CLK2 from the control IC21 of one slave substrate to be operated in six phases.例文帳に追加

また、接続保持機構にさらにもう１つのスレーブ基板を接続保持させたときには、もう１つのスレーブ基板の制御ＩＣ31は１つのスレーブ基板の制御ＩＣ21から相制御信号CLK2を受けて６相で動作を行う。 - 特許庁

When processing image data, first, a DMA control circuit 14 makes a DMA_ST active, and a CLK control circuit 11 having received the DMA_ST starts to supply a CLK2 to a CLK2 synchronous image data processing circuit 12.例文帳に追加

画像データ処理の際は、まずＤＭＡ制御回路１４がＤＭＡ＿ＳＴをアクティブとし、ＤＭＡ＿ＳＴを受けたＣＬＫ制御回路１１がＣＬＫ２同期画像データ処理回路１２へのＣＬＫ２供給を開始する。 - 特許庁

The circuit under test outputs test resultant data synchronizing with clock signal CLK2 outputted from an OR circuit 12.例文帳に追加

被テスト回路は、ＯＲ回路１２が出力するクロック信号ＣＬＫ２に同期してテスト結果データを出力する。 - 特許庁

The second counter 5 starts the counting of clock signals CLK2, with the fall of the output signal S1.例文帳に追加

第２カウンタ５は、その出力信号Ｓ１の立ち下がりでクロック信号ＣＬＫ２の計数動作を開始する。 - 特許庁

A latch circuit 140 can latch the output of the selector 130 synchronously with CLK2 obtained by delaying the CLK1.例文帳に追加

ラッチ回路１４０は、ＣＬＫ１を遅延させたＣＬＫ２に同期してセレクタ１３０の出力をラッチ可能である。 - 特許庁

A data cell, the data of a head bit in which is discriminated as effectiveness, is regarded as being valid at the next clock cycle of the CLK2.例文帳に追加

先頭ビットのデータが有効と判断されたデータセルをＣＬＫ２の次のクロックサイクルで有効と見なす。 - 特許庁

Then a clock S7 generated by delaying a clock CLK2 to be a standard by the selected delay element and a reference clock CLK1 have their frequencies divided by frequency dividing circuits 1 and 2 to the same frequency and a phase comparing circuit 3 compares the phases of both clocks.例文帳に追加

その後、被基準クロックCLK2を前記選択された遅延素子で遅延したクロックＳ７と、基準クロックCLK1とを、分周回路１、２で分周し、同一周波数として、この両クロックを位相比較回路３で位相比較する。 - 特許庁

For such a operation, the input circuit 3 generates an input fetch control signal CLK2 by using a lock-on signal JST, adjust a signal ϕAj, or an input stop reset signal A of, for example, a DLL circuit 2.例文帳に追加

かかる動作を行うために、入力回路３は、例えばＤＬＬ回路２のロックオン信号ＪＳＴやアジャスト信号φAJ或いは入力停止解除信号Ａを利用して、入力取り込み制御信号CLK2を生成する。 - 特許庁

Moreover, a clock signal CLK2' having a two-fold frequency of a power supply voltage VCC is generated by a voltage doubler circuit 36, and the gate of the N-channel MOS transistor 23 is stepped up by applying this clock signal CLK2' to a capacitor 27.例文帳に追加

また、倍電圧回路３６によって電源電圧ＶＣＣの２倍の振幅を有するクロック信号ＣＬＫ２′を生成し、このクロック信号ＣＬＫ２′をキャパシタ２７に与えてＮチャネルＭＯＳトランジスタ２３のゲートを昇圧させる。 - 特許庁

The first counter 4 starts the counting of clock signals CLK2, with the rise of the output signal S1 of the comparator 3.例文帳に追加

第１カウンタ４は、コンパレータ３の出力信号Ｓ１の立ち上がりでクロック信号ＣＬＫ２の計数動作を開始する。 - 特許庁

FPGA 92 calculates the frequency, cycle, and duty ratio of the input clock signals CLK1, CLK2 (S32).例文帳に追加

ＦＰＧＡ９２は、入力されたクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比を算出する（Ｓ３２）。 - 特許庁

A delay circuit 1 and a delay circuit 2 delay an outer clock signal CLK1 to generate a clock signal CLK2.例文帳に追加

遅延回路１及び遅延回路２は、外部クロック信号ＣＬＫ１を遅延してクロック信号ＣＬＫ２を生成する。 - 特許庁

The controller 210 provides clock signals CLK1 and CLK2 and the start pulse STP for the signal driving circuit 200.例文帳に追加

コントローラー２１０はクロック信号ＣＬＫ１とＣＬＫ２、及び、スタートパルスＳＴＰを信号駆動回路２００に提供する。 - 特許庁

An internal clock generating section 111 generates an internal clock CLK2 by using frequency division ratio information stored in a register 112.例文帳に追加

内部クロック発生部１１１は、レジスタ１１２に格納される分周比情報を用いて、内部クロックＣＬＫ２を生成する。 - 特許庁

A selector 304 selects one picture element clock signal as the picture element clock signal CLK2 among the plural picture element clock signals.例文帳に追加

セレクタ３０４は、複数の画素クロック信号の中から、１つの画素クロック信号を画素クロック信号ＣＬＫ２として選択する。 - 特許庁

An operation deviation detection circuit 140 starts a recovery operation upon detection of shifts of clock signals CLK1 and CLK2.例文帳に追加

動作ズレ検出回路１４０において、クロック信号ＣＬＫ１、ＣＬＫ２のズレを検出したことを契機に、回復動作に入る。 - 特許庁

As a result, the CLK2 synchronous image data processing circuit 12 and CLK1 synchronous image data processing circuit 13 stop the operation.例文帳に追加

これにより、ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は動作を停止させる。 - 特許庁

Since the fixed clock CLK1 is made to be always input, it is possible to always perform discrimination of the clock, and switching from the fixed clock CLK1 to the object clock CLK2, or from the object clock CLK2 to the fixed clock CLK1, is made to always be possible.例文帳に追加

固定クロックＣＬＫ１を常時入力としているため、常にクロックの判定を行うことが可能であり、固定クロックＣＬＫ１から対象クロックＣＬＫ２へ、または対象クロックＣＬＫ２から固定クロックＣＬＫ１への切り替えが常時可能となる。 - 特許庁