interconnection processとは 意味・読み方・使い方

In the process, interconnection metal is prevented from diffusing into material of a surrounding dielectric layer.例文帳に追加

相互接続金属が周囲の誘電層材内に拡散されるのを防止するための過程が開示される。 - 特許庁

To provide a semiconductor device using a fully silicided gate process in which the width of a gate interconnection is narrow, wherein a contact area between the gate interconnection and a contact can be easily secured and the wire resistance of the gate interconnection can be made small without changing the designing rules of the gate interconnection.例文帳に追加

ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置を実現できるようにする。 - 特許庁

A dummy interconnection 52, which is formed in the same manufacturing process as the electrode interconnection 49, is provided at a position as an axis of a center C of the n^+-type region 42 so as to maintain a 180° revolution symmetry with the electrode interconnection 49.例文帳に追加

また、ｎ^＋型領域４２の中心Ｃを軸として電極配線４９と１８０°の回転対称となる位置に、電極配線４９と同一製造工程によって形成されたダミー配線５２が設けられている。 - 特許庁

Preferably, the building blocks are produced by a blowing process and may be provided with screws for a safe interconnection.例文帳に追加

好ましくは、ビルディング・ブロックは、吹込プロセスで製造され、安全な相互連結のためにねじを備えることができる。 - 特許庁

To provide a method for manufacturing a multilayer interconnection board that is fine and has high density by a highly productive process.例文帳に追加

微細で高密度な多層配線基板を生産性が高い工程で製造する方法を提供すること。 - 特許庁

To enable a filling layer and a wiring layer of a multilayer interconnection structure to be improved in connection reliability between them without using a process such as a polishing process that depresses the yield.例文帳に追加

研磨などの歩留りを低下させる工程を用いることなく、多層配線構造の充填層と配線層との接続の信頼性を向上させる。 - 特許庁

To prevent voids from occurring in a wiring and a plug when a multilayer interconnection structure is formed by forming the wiring and the plug using a groove interconnection method in a manufacturing process of a semiconductor device.例文帳に追加

半導体装置の製造工程において、溝配線法により配線やプラグを形成し、多層配線構造を形成する場合に、配線やプラグにボイドが生じることを防止する。 - 特許庁

To provide a semiconductor device in which planarity of an interconnection forming layer is ensured in planarization processing performed during an interconnection forming process, and circuit simulation can be performed with high precision by reducing capacitance between the interconnection and dummy wiring.例文帳に追加

配線形成工程で実行される平坦化処理の際の配線形成層の平坦性の確保と、配線とダミー配線との間の容量の低減化による回路シミュレーションの高精度化を図ることができるようにした半導体装置を提供する。 - 特許庁