JP4334070B2 - Method for selective formation of copper coating - Google Patents
Method for selective formation of copper coating Download PDFInfo
- Publication number
- JP4334070B2 JP4334070B2 JP19620599A JP19620599A JP4334070B2 JP 4334070 B2 JP4334070 B2 JP 4334070B2 JP 19620599 A JP19620599 A JP 19620599A JP 19620599 A JP19620599 A JP 19620599A JP 4334070 B2 JP4334070 B2 JP 4334070B2
- Authority
- JP
- Japan
- Prior art keywords
- copper
- film
- conductor pattern
- selectively
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、銅被膜の選択形成方法に関する。
【0002】
【従来の技術】
アルミニウム(Al)は、LSIや液晶表示装置の配線材料として主に用いられている。しかしながら、Alは銅(Cu)に比べて抵抗が高いために、Al配線は信号の遅延、発熱による消費電力の増大という問題を有する。このため、Cuは、次世代の配線材料として注目されている。
【0003】
Al配線は、LSIの場合にはCl2,BCl3などの塩素系ガスによるドライエッチング技術、液晶表示装置の場合にはウェットエッチング技術により形成されることが多い。しかしながら、Cuのドライエッチングは高温雰囲気のみでしか実現されておらず、現段階では実用的ではない。一方、Cuをウェットエッチングすることは可能であるものの、微細加工を行なうことが困難である。
【0004】
上述したようにCuは、エッチングによる配線形成が困難であるため、LSIの製造においてはCMP(Chemical Mechanical Polishing)によりCu配線を形成することが一部実用化されている。
【0005】
【発明が解決しようとする課題】
しかしながら、CMPを液晶表示装置の配線形成に適用した場合、液晶表示装置の基板が大面積であるため、実用上、CMPでCu配線を形成することが困難である。また、液晶表示装置においてCuのエッチングまたはCMPが可能であっても、Cu配線の面積がガラス基板の面積に比べて小さいため、ガラス基板上に成膜されたCu膜の大部分が除去される。その結果、原料的に高価なCuの使用効率が非常に低くなり、液晶表示装置の価格が高騰する問題があった。
【0006】
本発明は、金属、絶縁材料等の任意の材料からなる下地の必要とする領域に銅を選択的に堆積して原料コストの低減等を達成することが可能な銅被膜の選択形成方法を提供しようとするものである。
【0007】
【課題を解決するための手段】
本発明に係わる銅被膜の選択形成方法は、基板上の下地膜表面の銅被膜形成予定領域に銅以外の材料からなり、前記下地膜に比べてより導電性の高い導電体パターンを形成する工程と、
全面にシランカップリング剤または界面活性剤の薄膜を形成した後、前記導電体パターンに対応する前記薄膜にUV光を選択的に照射する工程と、
銅のCVDを行なって、前記導電体パターンに銅被膜を選択的に堆積する工程と
を具備したことを特徴とするものである。
【0010】
本発明に係わる銅被膜の選択形成方法において、前記銅のCVDを220℃以下の温度で行なうことが好ましい。
【0011】
【発明の実施の形態】
以下、本発明に係わる銅被膜の選択形成方法を詳細に説明する。
【0012】
(第1工程)
まず、基板上の下地膜表面の銅被膜形成予定領域に銅以外の材料からなり、前記下地膜に比べてより導電性の高い導電体パターンを形成する。
【0013】
前記基板としては、例えばシリコン基板、化合物半導体基板またはガラス基板等を用いることができる。
【0014】
前記下地膜は、単結晶シリコン、多結晶シリコン、非晶質シリコン、または酸化ケイ素、窒化ケイ素等の絶縁物を始めとし、Tiなどの金属等の任意の材料から形成される。
【0015】
前記導電体パターンは、前記下地膜に比べて導電性の高い材料から選択され、例えばTi,W,Mo,Ta,Alもしくはこれらの合金、またはn型もしくはp型のドーパントを5×1018個/cm2以上含むアモルファスシリコンまたは多結晶シリコンから作られる。
【0016】
前記導電体パターンは、0.01〜0.2μmの厚さを有することが好ましい。
【0017】
前記導電体パターンは、例えば前記下地膜に真空蒸着、スパッタリング法、CVD法またはメッキにより前記材料からなる薄膜を形成した後、この薄膜の銅被膜形成予定領域上に写真蝕刻法によりレジストパターンを形成し、さらにこのレジストパターンをマスクとして前記薄膜をドライエッチングもしくはウェットエッチングにより選択的に除去することにより形成される。ただし、0.01〜0.05μmと極めて薄い薄膜を用いる場合には、この薄膜をCMP技術によりエッチバックして導電体パターンを形成することを許容する。
【0018】
(第2工程)
次いで、銅のCVDを行なって、前記下地膜の導電体パターンに銅被膜を選択的に堆積する。
【0019】
銅のCVDの原料ガスとしては、トリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパー、トリメチルホスフィン添加ヘキサフルオロアセチルアセナトカッパー、1,5−シクロオククダジエン添加ヘキサフルオロアセチルアセナトカッパー等を用いることができる。この原料ガスは、窒素等のキャリアガスにより希釈して使用することを許容する。
【0020】
前記銅のCVDは、220℃以下、より好ましくは150〜200℃で前記銅の原料ガスを吸着分解反応を行なうことが望ましい。
【0021】
なお、本発明に係わる銅被膜の選択形成方法において前記導電体パターンの形成後、前記銅のCVDの前に全面にシランカップリング剤または界面活性剤の薄膜を形成した後、前記導電体パターンに対応する前記薄膜にUV光を選択的に照射することを許容する。
【0022】
前記シランカップリング剤としては、例えばヘキサメチルジシラザン、ビニルトリクロロシラン、ビニルトリメトキシシラン、ビニルトリエトキシシラン、ビニルトリス(βメトキシエトキシ)シラン、γ−グリシドキシプロピルトリメトキシシラン、γ−メタクリロキシプロピルメチルジメトキシシラン、N−β(アミノエチル)γ−アミノプロピルメチルジメトキシシラン、γ−メルカプトプロピルトリメトキシシラン、γ−アミノプロピルトリエトキシシラン、ビス(3−トリエトキシシリルプロピル)テトラスルファン等を挙げることができる。
【0023】
前記界面活性剤としては、長鎖アルキルスルホン酸、長鎖アルキルカルボン酸等を用いることができる。
【0024】
前記シランカップリング剤または界面活性剤の薄膜は、例えば蒸気吸着法または塗布法により形成される。このような薄膜は、後述するUV照射により親水化する観点から、分子レベルの厚さにすることが好ましい。
【0025】
前記UV光は、波長が365nmの場合300mJ/cm2以上の出力で前記被膜に選択的に照射することが好ましい。
【0026】
また、本発明に係わる銅被膜の選択形成方法において前記導電体パターンの形成後、銅のCVDの前に前記導電体パターンを含む下地膜表面に前記導電体パターンに対応する領域に開口部を有する感光性樹脂層を形成することを許容する。
【0027】
前記感光性樹脂としては、ポジ型、ネガ型のいずれのものを用いることができる。具体的には、クレゾールノボラック型レジスト、アクリル樹脂系レジスト等が挙げられる。
【0028】
前記感光性樹脂層の厚さは、後述するCuのCVDにおいてこの感光性樹脂層にもCuの堆積がなされた時の下地膜上のCu膜との分離性を良好にする観点から、0.3μm以上、より好ましくは0.7〜1.5μmにすることが望ましい。
【0029】
以上説明したように基板上の下地膜表面の銅被膜形成予定領域に銅以外の材料からなり、前記下地膜に比べてより導電性の高い導電体パターンを形成すると、導電体パターンとこれ以外の下地膜の領域との間で後述する銅の原料ガスとの電荷のやり取り(主に吸着分解反応)に差が生じる。つまり、導電体パターンはこれ以外の下地膜の領域に比べて銅の原料ガスとの電荷のやり取り(主に吸着分解反応)が容易になる。このような状態で150〜220℃のような低温での銅のCVD(銅の原料ガスの吸着分解反応)を行なうことにより、前記導電体パターン(銅被膜形成予定領域)に銅が選択的に堆積されて例えば銅配線のような銅被膜(銅パターン)を形成することができる。
【0030】
すなわち、本発明者らは銅の原料ガスとしてトリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパーを用い、次のような図1に示す構造のCVD装置で基板周囲の雰囲気温度を150〜220℃にすることにより気相中での前記原料ガスの分解が起きないか、殆ど無視できる程度の堆積速度になることを確認した。
【0031】
このCVD装置は、一端(右端)に原料ガス供給管1を有する内径50mmの石英製反応管2を具備する。基板ホルダ3は、前記供給管1と反対側の端部(左端)から前記反応管2内に挿入されている。このホルダ3は、先端面が基板の保持部として機能し、かつ冷却水が内部に循環されるとともに、前記反応管2の外部に位置する側壁に冷却水の排出部4を有する筐体5と、この筐体5の後端部から挿入され、冷却水を導入するための冷却水導入管6とから構成されている。ヒータ7は、前記基板ホルダ3の先端付近から前記原料ガス供給管1に向かう約1mの長さに亘る前記反応管2の外周に巻装されている。真空ポンプ8は、前記ガス供給管1と反対側の前記反応管2の端部付近に可変バルブ9を通して連結されている。熱電対を装填したシーリド管10は、前記ガス供給管1と反対側の前記反応管2の端部からその内部に先端が前記ホルダ3の先端面付近に位置するように挿入されている。
【0032】
図1に示すCVD装置において基板ホルダ3先端面に所望の材料からなる基板11を保持するとともに、冷却水を冷却水導入管6を通して筐体5内に導入し、排出部4から排出することにより前記基板ホルダ3先端面に保持した基板11を冷却する。つづいて、銅の原料ガスであるトリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパーをガス供給管1を通して反応管2内に導入するとともに、真空ポンプ8を作動して前記反応管2内のガスを可変バルブ9を通して排気する。この時、前記可変バルブ9により前記反応管2内の圧力が100Pa、管1内での流速が8cm/secになるように制御する。真空排気が安定した状態でヒータ7に通電して加熱する。前記ヒータ7の加熱によりガス供給管1から供給された前記原料ガスが暖められる。原料ガスが暖められることは、シーリド管10に装填された熱電対により確認した。また、この時の基板11は30℃以下の温度に保たれていることを図示しない基板温度測定用熱電対により確認した。
【0033】
前述した条件の下で前記シーリド管10に装填された熱電対で測定される温度が変化するように基板ホルダによる基板の冷却およびヒータ7による加熱温度を制御して24時間の成膜操作時の温度とCuの堆積膜厚の関係を求めた。その結果を図2に示す。
【0034】
図2から前記基板近傍の熱電対で測定された雰囲気温度が200℃以下において有為なCuの堆積が認められないことがわかる。この事実から200℃(場合によっては220℃以下)のCuの堆積の条件では、原料ガスの分解が気相で起こらず、専ら基板表面の吸着分解反応であることがわかる。したがって、このような条件の下でのCuの堆積は原料ガスが吸着される導電性がより高い箇所(導電体パターン)でなされ、結果的にCuの選択的な堆積を遂行できることがわかる。
【0035】
以上のように、本発明によれば基板上の下地膜表面の銅被膜形成予定領域に銅以外の材料からなり、前記下地膜に比べてより導電性の高い、つまり銅の原料ガスとの電荷のやり取り(主に吸着分解反応)が容易になる導電体パターンを形成した後、150〜220℃のような低温での銅のCVD(銅の原料ガスの吸着分解反応)を行なうことにより、前記導電体パターン(銅被膜形成予定領域)に銅が選択的に堆積できる。その結果、エッチングやCMPのような無駄な銅の消費がなされることなく例えば銅配線のような銅被膜(銅パターン)を下地の所望領域に選択的に形成することができる。
【0036】
また、前記導電体パターンの形成後、前記銅のCVDの前に導電体パターンを含む下地膜表面にシランカップリング剤または界面活性剤の薄膜を形成して表面を疎水性とし、前記導電体パターンが位置する前記疎水性の薄膜部分にUV光を選択的に照射してその照射領域を親水性とすれば、その後の150〜250℃のような低温での銅のCVD(銅の原料ガスの吸着分解反応)を行なうことによって、前記親水性を示す薄膜が位置する導電体パターン(銅被膜形成予定領域)により高い選択性をもって銅を堆積することができる。
【0037】
さらに、前記導電体パターンの形成後、銅のCVDの前に前記導電体パターンを含む下地膜表面に前記導電体パターンに対応する領域に開口部を有する感光性樹脂層を形成して開口部から露出した導電体パターンと感光性樹脂層の間で親水/疎水の差を生じさせれば、その後の150〜220℃のような低温での銅のCVD(銅の原料ガスの吸着分解反応)を行なうことによって、前記親水性の高い導電体パターン(銅被膜形成予定領域)により高い選択性をもって銅を堆積することができる。なお、前記感光性樹脂層は銅の選択的な堆積後に除去される。
【0038】
【実施例】
以下、本発明の好ましい実施例(TFT−LCD用アレイ基板の製造)を図面を参照して詳細に説明する。
【0039】
(実施例1)
まず、表面に汚染防止を目的としたSiO2膜(図示せず)がコートされた500mm×600mmガラス基板21上に基板温度420℃の条件下で減圧CVD法により厚さ50nmの非晶質シリコン(a−Si)薄膜を堆積した。なお、SiO2膜の代わりに窒化シリコン(SiNx)膜または窒化シリコンと酸化シリコンの混合物からなる膜を用いてもよい。つづいて、TFTの閾値制御を目的として前記a−Si膜に不純物(例えばボロン)をドーピングした。ひきつづき、ボロンドープa−Si膜にエキシマレーザアニールを施して結晶化させることによりボロンドープ多結晶シリコン(p−Si)薄膜とした。なお、このエキシマレーザアニールに代えてランプアニールを施してもよい。前記p−Si薄膜表面にスピンコート法によりレジストを塗布し、乾燥し、露光した後、現像することによりレジストパターン(図示せず)を形成した。レジストパターンをマスクとしてCF4およびO2ガスを用いたCDE(Chemical Dry Etching)により前記p−Si薄膜を選択的に除去することにより島状のp−Si薄膜22を形成した。前記レジストパターンを灰化して除去した後、島状のp−Si薄膜22を含むガラス基板21上にTEOSを原料ガスとして用いた減圧プラズマCVD法により厚さ200nmのゲート絶縁膜としてのSiO2薄膜23を堆積した。ひきつづき、このSiO2薄膜23上にアルミニウムを蒸着し、図示しないレジストパターンをマスクして選択的にエッチングすることにより図3の(a)に示すようにゲート電極24を形成した。
【0040】
次いで、図3の(b)に示すようにゲート電極24をマスクとして不純物、例えばリンを前記島状のp−Si薄膜22に選択的にドーピングして島状のp−Si薄膜22にn+型のソース、ドレイン領域25,26およびp型チャンネル領域27を形成した。
【0041】
次いで、図3の(c)に示すように全面に減圧CVD法により層間絶縁膜としての窒化シリコン(SiNx)膜28を堆積した。つづいて、前記窒化シリコン膜28上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして前記窒化シリコン膜28およびSiO2薄膜23を選択的にウェットエッチングすることにより、図3の(d)に示すように底部が前記ソース、ドレイン領域25,26にそれぞれ達するコンタクトホール29を開口した。
【0042】
次いで、真空蒸着により全面に厚さ0.05μmのTi薄膜30を堆積した。このTi薄膜30上にスピンコート法によりレジストを塗布し、乾燥し、露光した後、現像することにより図4の(e)に示すようにレジストパターン31を形成した。つづいて、このレジストパターン31をマスクとして前記Ti薄膜30を選択的にエッチング除去することにより、図4の(f)に示すように前記コンタクトホール29およびその周辺部分にTiパターン32,33を形成し、その後レジストパターン31を灰化して除去した。
【0043】
次いで、銅の原料ガスであるトリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパーを用い、基板温度180℃、原料ガス圧1torrの条件の下での選択CVDを施すことにより、図4の(g)に示すようにTiパターン32,33上にCuを選択的に堆積することにより、前記ソース、ドレイン領域25,26にコンタクトホール29を通して接続されたTiパターン32,33にそれぞれCuからなるソース電極配線34およびドレイン電極配線35を形成してTFTを有するアレイ基板を製造した。
【0044】
このような実施例1によれば少ないCuの消費量のCu選択堆積技術により形成されたソース、ドレインの電極配線を有するアレイ基板を製造することができた。
【0045】
(実施例2)
前述した実施例1と同様な方法によりTiパターン32,33を形成した後、これらTiパターン32,33を含む窒化シリコン膜28上にシランカップリング剤であるヘキサメチルジシラザンの飽和蒸気を室温(25℃)で5分間程度吸着させた。つづいて、Tiパターン32,33上のシランカップリング剤薄膜部分に365nmのUV光を1500mJ/cm2の出力で選択的に照射して前記シランカップリング剤を光分解させることにより、図5に示すようにTiパターン32,33に親水性部36を形成した。この後、実施例1と同様に、銅の原料ガスであるトリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパーを用い、基板温度180℃、原料ガス圧1torrの条件の下での選択CVDを施し、Tiパターン上にCuを選択的に堆積することにより、Cuからなるソース電極配線およびドレイン電極配線を形成してTFTを有するアレイ基板を製造した。
【0046】
得られたアレイ基板は、Tiパターンに忠実なCuからなるソース電極配線およびドレイン電極配線を有するものであった。
【0047】
(実施例3)
前述した実施例1と同様な方法によりTiパターン32,33を形成した後、Tiパターン32,33を含む前記窒化シリコン膜28上にスピンコート法によりポジ型のクレゾールノボラックレジストを塗布、乾燥した後、露光、現像を施すことにより、図6の(a)に示すように前記Tiパターン32,33に対応する領域に開口部37を有する厚さ1.0μmのレジスト層38を形成した。つづいて、銅の原料ガスであるトリメチルビニルシラン添加ヘキサフルオロアセチルアセナトカッパーを用い、基板温度200℃、原料ガス圧1torrの条件の下での選択CVDを施すことにより、図6の(b)に示すように前記レジスト層38の開口部37から露出するTiパターン32,33にCuが主に堆積されてソース電極配線34およびドレイン電極配線35が形成された。この時、レジスト層38上にも僅かな量の粒状Cu39が堆積された。つづいて、粒状のCu39が表面に堆積されたレジスト層38を有機溶剤で除去することにより図6の(c)に示すTFTを有するアレイ基板を製造した。
【0048】
得られたアレイ基板は、Tiパターン32,33に忠実なCuからなるソース電極配線34およびドレイン電極配線35を有するものであった。
【0049】
なお、実施例1〜3では導電体パターンとしてTiパターンを用いたが、これ以外の金属、またはn型もしくはp型のドーパントを5×1018個/cm2以上含むアモルファスシリコンまたは多結晶シリコンを用いても同様な銅の選択堆積を行なうことができた。
【0050】
【発明の効果】
以上説明したように、本発明によれば金属、絶縁材料等の任意の材料からなる下地の必要とする領域に銅を選択的に堆積して原料コストの低減等を達成でき、LSI、液晶表示装置の低抵抗配線として有効な銅被膜の選択形成方法を提供できる。
【図面の簡単な説明】
【図1】本発明のCu薄膜の選択形成に用いられる減圧CVD装置を示す概略図。
【図2】図1の減圧CVD装置でCu薄膜を堆積した時の温度と堆積Cu薄膜の厚さの関係を示すグラフ。
【図3】本発明の実施例1におけるTFTを有するアレス基板の製造工程を示す断面図。
【図4】本発明の実施例1におけるTFTを有するアレス基板の製造工程を示す断面図。
【図5】本発明の実施例2におけるTFTを有するアレス基板の製造工程を示す断面図。
【図6】本発明の実施例3におけるTFTを有するアレス基板の製造工程を示す断面図。
【符号の説明】
1…ガス供給管、
2…反応管、
3…基板ホルダ、
7…ヒータ、
11…基板、
21…ガラス基板、
22…p−Si薄膜、
24…ゲート電極、
25…ソース領域、
26…ドレイン領域、
29…コンタクトホール、
32,33…Tiパターン、
34…ソース電極配線、
35…ドレイン電極配線、
37…開口部、
38…レジスト層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for selectively forming a copper coating.
[0002]
[Prior art]
Aluminum (Al) is mainly used as a wiring material for LSIs and liquid crystal display devices. However, since Al has a higher resistance than copper (Cu), the Al wiring has problems such as signal delay and increased power consumption due to heat generation. For this reason, Cu attracts attention as a next-generation wiring material.
[0003]
In many cases, the Al wiring is formed by a dry etching technique using a chlorine-based gas such as Cl 2 or BCl 3 in the case of LSI, and a wet etching technique in the case of a liquid crystal display device. However, Cu dry etching is realized only in a high-temperature atmosphere, and is not practical at this stage. On the other hand, although it is possible to wet-etch Cu, it is difficult to perform microfabrication.
[0004]
As described above, Cu is difficult to form wiring by etching. Therefore, in the manufacture of LSI, forming Cu wiring by CMP (Chemical Mechanical Polishing) has been partially put into practical use.
[0005]
[Problems to be solved by the invention]
However, when CMP is applied to the wiring formation of a liquid crystal display device, since the substrate of the liquid crystal display device has a large area, it is practically difficult to form a Cu wiring by CMP. Further, even if Cu etching or CMP is possible in the liquid crystal display device, since the area of the Cu wiring is smaller than the area of the glass substrate, most of the Cu film formed on the glass substrate is removed. . As a result, there is a problem that the use efficiency of Cu, which is expensive as a raw material, becomes very low, and the price of the liquid crystal display device increases.
[0006]
The present invention provides a method for selectively forming a copper film that can selectively reduce the cost of raw materials by selectively depositing copper in a region where a base made of an arbitrary material such as a metal or an insulating material is required. It is something to try.
[0007]
[Means for Solving the Problems]
The method for selectively forming a copper film according to the present invention includes a step of forming a conductor pattern made of a material other than copper in a copper film formation scheduled region on the surface of a base film on a substrate and having a higher conductivity than the base film. When,
A step of selectively irradiating the thin film corresponding to the conductor pattern with UV light after forming a thin film of a silane coupling agent or a surfactant on the entire surface;
And a step of selectively depositing a copper film on the conductor pattern by performing CVD of copper.
[0010]
In the method for selectively forming a copper film according to the present invention, it is preferable to perform the CVD of the copper at a temperature of 220 ° C. or lower.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the method for selectively forming a copper coating according to the present invention will be described in detail.
[0012]
(First step)
First, a conductor pattern made of a material other than copper and having a higher conductivity than that of the base film is formed in a region where the copper film is to be formed on the surface of the base film on the substrate.
[0013]
As the substrate, for example, a silicon substrate, a compound semiconductor substrate, a glass substrate, or the like can be used.
[0014]
The base film is made of any material such as single crystal silicon, polycrystalline silicon, amorphous silicon, or an insulator such as silicon oxide or silicon nitride, or a metal such as Ti.
[0015]
The conductor pattern is selected from materials having higher conductivity than the base film, and includes, for example, 5 × 10 18 Ti, W, Mo, Ta, Al, or alloys thereof, or n-type or p-type dopants. Made of amorphous silicon or polycrystalline silicon containing at least / cm 2 .
[0016]
The conductor pattern preferably has a thickness of 0.01 to 0.2 μm.
[0017]
The conductor pattern is formed, for example, by forming a thin film made of the material on the base film by vacuum deposition, sputtering, CVD, or plating, and then forming a resist pattern on the copper film formation planned area of the thin film by photolithography. Further, the thin film is selectively removed by dry etching or wet etching using the resist pattern as a mask. However, when a very thin thin film of 0.01 to 0.05 μm is used, it is allowed to form a conductor pattern by etching back the thin film by a CMP technique.
[0018]
(Second step)
Next, copper CVD is performed to selectively deposit a copper film on the conductor pattern of the base film.
[0019]
As a raw material gas for CVD of copper, trimethylvinylsilane-added hexafluoroacetyl acetonato kappa, trimethylphosphine-added hexafluoroacetyl aceton kappa, 1,5-cyclooctadiene added hexafluoroacetyl aceton kappa, or the like can be used. . This source gas is allowed to be diluted with a carrier gas such as nitrogen.
[0020]
In the copper CVD, it is desirable to perform an adsorption decomposition reaction of the copper source gas at 220 ° C. or lower, more preferably 150 to 200 ° C.
[0021]
In the method for selectively forming a copper film according to the present invention, after the formation of the conductor pattern, a thin film of a silane coupling agent or a surfactant is formed on the entire surface before the CVD of the copper, and then the conductor pattern is formed. It is allowed to selectively irradiate the corresponding thin film with UV light.
[0022]
Examples of the silane coupling agent include hexamethyldisilazane, vinyltrichlorosilane, vinyltrimethoxysilane, vinyltriethoxysilane, vinyltris (βmethoxyethoxy) silane, γ-glycidoxypropyltrimethoxysilane, and γ-methacryloxy. Propylmethyldimethoxysilane, N-β (aminoethyl) γ-aminopropylmethyldimethoxysilane, γ-mercaptopropyltrimethoxysilane, γ-aminopropyltriethoxysilane, bis (3-triethoxysilylpropyl) tetrasulfane, etc. Can be mentioned.
[0023]
As the surfactant, a long-chain alkyl sulfonic acid, a long-chain alkyl carboxylic acid, or the like can be used.
[0024]
The thin film of the silane coupling agent or surfactant is formed by, for example, a vapor adsorption method or a coating method. Such a thin film is preferably of a molecular level thickness from the viewpoint of hydrophilization by UV irradiation described later.
[0025]
When the wavelength is 365 nm, it is preferable that the UV light is selectively applied to the coating with an output of 300 mJ / cm 2 or more.
[0026]
In addition, in the method for selectively forming a copper film according to the present invention, after the formation of the conductor pattern, an opening is formed in a region corresponding to the conductor pattern on the surface of the base film including the conductor pattern before the CVD of copper. It is allowed to form a photosensitive resin layer.
[0027]
As the photosensitive resin, either a positive type or a negative type can be used. Specifically, a cresol novolac resist, an acrylic resin resist, and the like can be given.
[0028]
The thickness of the photosensitive resin layer is from the viewpoint of improving the separability from the Cu film on the base film when Cu is also deposited on the photosensitive resin layer in Cu CVD described later. It is desirable that the thickness be 3 μm or more, more preferably 0.7 to 1.5 μm.
[0029]
As described above, when a conductor pattern having a higher conductivity than that of the base film is formed in the copper film formation planned region on the surface of the base film on the substrate, the conductor pattern and other than this are formed. There is a difference in charge exchange (mainly adsorption decomposition reaction) with the copper source gas, which will be described later, with the region of the base film. In other words, the conductor pattern facilitates exchange of charges (mainly adsorption decomposition reaction) with the copper source gas as compared with the other underlying film regions. By performing copper CVD (adsorption decomposition reaction of copper source gas) at a low temperature such as 150 to 220 ° C. in such a state, copper is selectively applied to the conductor pattern (copper film formation scheduled region). It can be deposited to form a copper film (copper pattern) such as copper wiring.
[0030]
That is, the present inventors use trimethylvinylsilane-added hexafluoroacetylacetonate copper as a raw material gas for copper, and set the ambient temperature around the substrate to 150 to 220 ° C. with the CVD apparatus having the structure shown in FIG. As a result, it was confirmed that the raw material gas was not decomposed in the gas phase or the deposition rate was almost negligible.
[0031]
This CVD apparatus includes a
[0032]
In the CVD apparatus shown in FIG. 1, the substrate 11 made of a desired material is held on the front end surface of the
[0033]
Under the conditions described above, the temperature of the substrate measured by the substrate holder and the heating temperature by the
[0034]
FIG. 2 shows that significant Cu deposition is not observed when the ambient temperature measured with a thermocouple near the substrate is 200 ° C. or lower. From this fact, it can be seen that under the conditions of Cu deposition at 200 ° C. (in some cases, 220 ° C. or lower), the decomposition of the source gas does not occur in the gas phase, but is exclusively an adsorption decomposition reaction on the substrate surface. Therefore, it can be seen that Cu is deposited under such conditions at a location (conductor pattern) with higher conductivity where the source gas is adsorbed, and as a result, Cu can be selectively deposited.
[0035]
As described above, according to the present invention, the copper film formation planned area on the surface of the base film on the substrate is made of a material other than copper, and has higher conductivity than the base film, that is, the charge with the copper source gas. After forming a conductor pattern that facilitates exchange (mainly adsorption decomposition reaction), copper CVD (adsorption decomposition reaction of copper source gas) at a low temperature such as 150 to 220 ° C. Copper can be selectively deposited on the conductor pattern (the area where copper coating is to be formed). As a result, it is possible to selectively form a copper film (copper pattern) such as a copper wiring in a desired region of the base without consuming unnecessary copper such as etching and CMP.
[0036]
Further, after the formation of the conductor pattern, before the CVD of copper, a thin film of a silane coupling agent or a surfactant is formed on the surface of the base film including the conductor pattern to make the surface hydrophobic, and the conductor pattern When the UV light is selectively irradiated to the hydrophobic thin film portion where the metal is positioned to make the irradiated region hydrophilic, CVD of copper at a low temperature such as 150 to 250 ° C. By performing the adsorption decomposition reaction, copper can be deposited with high selectivity by the conductor pattern (copper film formation scheduled region) where the hydrophilic thin film is located.
[0037]
Further, after the formation of the conductor pattern, a photosensitive resin layer having an opening in a region corresponding to the conductor pattern is formed on the surface of the base film including the conductor pattern before the CVD of copper. If a hydrophilic / hydrophobic difference is produced between the exposed conductor pattern and the photosensitive resin layer, then subsequent copper CVD (adsorption decomposition reaction of copper source gas) at a low temperature such as 150 to 220 ° C. By carrying out, copper can be deposited with high selectivity by the highly hydrophilic conductive pattern (copper film formation scheduled region). The photosensitive resin layer is removed after selective deposition of copper.
[0038]
【Example】
Hereinafter, preferred embodiments of the present invention (production of an array substrate for TFT-LCD) will be described in detail with reference to the drawings.
[0039]
Example 1
First, an amorphous silicon film having a thickness of 50 nm is formed on a 500 mm × 600
[0040]
Next, as shown in FIG. 3B, an impurity such as phosphorus is selectively doped into the island-shaped p-Si
[0041]
Next, as shown in FIG. 3C, a silicon nitride (SiN x )
[0042]
Next, a Ti
[0043]
Next, as shown in FIG. 4G, selective CVD is performed under conditions of a substrate temperature of 180 ° C. and a source gas pressure of 1 torr using a trimethylvinylsilane-added hexafluoroacetylaceton kappa that is a copper source gas. Thus, by selectively depositing Cu on the
[0044]
According to the first embodiment, it was possible to manufacture an array substrate having source and drain electrode wirings formed by a Cu selective deposition technique with a small Cu consumption.
[0045]
(Example 2)
After the
[0046]
The obtained array substrate had a source electrode wiring and a drain electrode wiring made of Cu faithful to the Ti pattern.
[0047]
(Example 3)
After
[0048]
The obtained array substrate had a
[0049]
In Examples 1 to 3, a Ti pattern was used as the conductor pattern. However, amorphous silicon or polycrystalline silicon containing 5 × 10 18 atoms / cm 2 or more of other metals or n-type or p-type dopants was used. Even when used, the same selective deposition of copper could be performed.
[0050]
【The invention's effect】
As described above, according to the present invention, it is possible to selectively deposit copper on a necessary region of a base made of an arbitrary material such as a metal or an insulating material to achieve a reduction in raw material cost, etc. It is possible to provide a method for selectively forming a copper film that is effective as a low-resistance wiring of a device.
[Brief description of the drawings]
FIG. 1 is a schematic view showing a low pressure CVD apparatus used for selective formation of a Cu thin film according to the present invention.
FIG. 2 is a graph showing the relationship between the temperature when a Cu thin film is deposited by the low pressure CVD apparatus of FIG. 1 and the thickness of the deposited Cu thin film.
FIG. 3 is a cross-sectional view showing a manufacturing process of an Ares substrate having TFTs in Example 1 of the present invention.
FIG. 4 is a cross-sectional view showing a manufacturing process of an Ares substrate having TFTs in Example 1 of the present invention.
FIG. 5 is a cross-sectional view showing a manufacturing process of an Ares substrate having TFTs in Example 2 of the present invention.
6 is a cross-sectional view showing a manufacturing process of an Ares substrate having a TFT according to
[Explanation of symbols]
1 ... Gas supply pipe,
2 ... reaction tube,
3 ... Substrate holder,
7 ... Heater,
11 ... substrate
21 ... Glass substrate,
22 ... p-Si thin film,
24 ... Gate electrode,
25 ... Source region,
26 ... drain region,
29 ... Contact hole,
32, 33 ... Ti pattern,
34 ... Source electrode wiring,
35 ... Drain electrode wiring,
37 ... opening,
38. Resist layer.
Claims (4)
全面にシランカップリング剤または界面活性剤の薄膜を形成した後、前記導電体パターンに対応する前記薄膜にUV光を選択的に照射する工程と、
銅のCVDを行なって、前記導電体パターンに銅被膜を選択的に堆積する工程と
を具備したことを特徴とする銅被膜の選択形成方法。A step of forming a conductor pattern having a higher conductivity than the base film, made of a material other than copper in the copper film formation scheduled region on the surface of the base film on the substrate;
A step of selectively irradiating the thin film corresponding to the conductor pattern with UV light after forming a thin film of a silane coupling agent or a surfactant on the entire surface;
A method for selectively forming a copper film, comprising: performing CVD of copper and selectively depositing a copper film on the conductor pattern.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19620599A JP4334070B2 (en) | 1999-07-09 | 1999-07-09 | Method for selective formation of copper coating |
| US09/612,237 US6506675B1 (en) | 1999-07-09 | 2000-07-07 | Copper film selective formation method |
| TW089113800A TW464980B (en) | 1999-07-09 | 2000-07-07 | Method for selectively forming copper film |
| KR10-2000-0039061A KR100419535B1 (en) | 1999-07-09 | 2000-07-08 | Method for selectively forming deposited copper film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19620599A JP4334070B2 (en) | 1999-07-09 | 1999-07-09 | Method for selective formation of copper coating |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001023986A JP2001023986A (en) | 2001-01-26 |
| JP4334070B2 true JP4334070B2 (en) | 2009-09-16 |
Family
ID=16353955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19620599A Expired - Fee Related JP4334070B2 (en) | 1999-07-09 | 1999-07-09 | Method for selective formation of copper coating |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4334070B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304167A (en) | 2003-03-20 | 2004-10-28 | Advanced Lcd Technologies Development Center Co Ltd | Wiring, display device, and method for forming them |
| WO2013046784A1 (en) * | 2011-09-27 | 2013-04-04 | 日立化成株式会社 | Inorganic nitride particles, epoxy resin composition, semi-cured resin composition, cured resin composition, resin sheet, heat-generating electronic component, and method for producing inorganic nitride particles |
-
1999
- 1999-07-09 JP JP19620599A patent/JP4334070B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001023986A (en) | 2001-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11921427B2 (en) | Methods for making hard masks useful in next-generation lithography | |
| US5637512A (en) | Method for fabricating a thin film semiconductor device | |
| KR0170557B1 (en) | Manufacturing method of semiconductor device including ashing and etching | |
| JP5137169B2 (en) | Method for forming a MOS transistor with a laser patterned metal gate | |
| KR100419535B1 (en) | Method for selectively forming deposited copper film | |
| JP2559030B2 (en) | Method for manufacturing metal thin film | |
| US20090149007A1 (en) | Electronic device and method of manufacturing the same | |
| US6348367B1 (en) | Method for manufacturing a semiconductor device | |
| JP3694470B2 (en) | Manufacturing method of semiconductor device | |
| JPH06296020A (en) | Semiconductor device and manufacture thereof | |
| US5950078A (en) | Rapid thermal annealing with absorptive layers for thin film transistors on transparent substrates | |
| JP4334070B2 (en) | Method for selective formation of copper coating | |
| JP4138166B2 (en) | Method for selectively forming copper film and method for manufacturing semiconductor device | |
| US6221766B1 (en) | Method and apparatus for processing refractory metals on semiconductor substrates | |
| TW394979B (en) | Manufacturing method of semiconductor device | |
| JP4098442B2 (en) | Method for selectively forming copper film and method for manufacturing semiconductor device | |
| JP3486421B2 (en) | Method for manufacturing thin film semiconductor device | |
| US6913986B2 (en) | Method and apparatus for fabricating a thin film and thin film transistor and method of fabricating same | |
| US6798023B1 (en) | Semiconductor device comprising first insulating film, second insulating film comprising organic resin on the first insulating film, and pixel electrode over the second insulating film | |
| JP3730185B2 (en) | Thin film transistor manufacturing method | |
| JP3599679B2 (en) | Method for manufacturing thin film transistor | |
| JPH07211635A (en) | Fabrication of semiconductor device | |
| JPH0982641A (en) | Manufacture of crystalline semiconductor | |
| TW200301924A (en) | Semiconductor film and method of forming the same, and semiconductor device and display apparatus using the semiconductor film | |
| JPH09270404A (en) | Treatment of substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060710 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090123 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090602 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090623 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |